JP3217690B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板に形成
された溝の内壁面にＭＯＳ型キャパシタを有する半導体
装置の製造方法に関する。
【０００２】
【従来の技術】電力用絶縁ゲート型電界効果トランジス
タ（以下パワーＭＯＳＦＥＴと記す）は、チャネル長を
短縮することによりオン抵抗を低減する試みが従来より
なされてきたが、近年はセル面積をさらに縮小するため
に、縦型構造のＭＯＳＦＥＴの開発が進められている。
【０００３】これは、例えば図１１に断面構造を示すよ
うに、表面に例えばｐ型層２が形成されたｎ型半導体基
板１上に溝４を形成し、この溝４の内壁面にゲート絶縁
膜５を介してゲート電極６を形成し、ｐ型層２の表面に
溝４に隣接してｎ型拡散層７を形成することにより、ｎ
型半導体基板１とｎ型拡散層７との間のＰ型層２のポテ
ンシャルをゲート電極６により制御するＭＯＳＦＥＴ構
造を溝４の側面に縦に構成するものである。ここでＭＯ
ＳＦＥＴのチャネルは、溝４の側面に形成されたゲート
絶縁膜５とｐ型層２との界面近傍に形成される。
【０００４】以下、図１２乃至図１７を用いて、従来の
縦型ＭＯＳＦＥＴの製造方法について説明する。図１２
乃至図１７は、従来の縦型ＭＯＳＦＥＴの製造方法を示
す断面図である。
【０００５】例えばｐ型層２が表面に形成されたｎ型半
導体基板１上に、例えば酸化膜等のマスク材３を形成す
る（図１２）。このマスク材３は、半導体基板１に溝を
形成する時にエッチングのマスクとして使用される。
【０００６】次に、通常のリソグラフィー法とエッチン
グ技術を用いて、マスク材３をエッチングし、さらにこ
のマスク材３をマスクとして、半導体基板１をエッチン
グして溝４を形成する（図１３）。この時、溝４は、ｐ
型層２を貫通し、ｎ型半導体基板１に溝が形成される必
要がある。
【０００７】この後、例えば弗酸等によりマスク材３を
わずかにエッチングして、マスク材３を溝４の端より後
退させた後、例えば界面活性材およびアルカリ系の処理
液を用いて半導体基板１をわずかにエッチングする（図
１４）。このエッチングは、主に、溝４を形成する時に
溝４の内壁面に付着した汚染物質を除去する目的と、溝
４の上部における角部ａを丸める目的により行われる。
例えば、アルカリ系の処理液によるエッチング速度が、
半導体基板の面方位により異なるように、エッチング条
件を設定し、特に溝４の角部ａのみが溝４の他の内壁面
よりも早くエッチングされるようにすることにより、溝
４の角部ａを丸めることができる。
【０００８】次に、マスク材３をエッチングして除去し
（図１５）、例えば熱酸化等により、例えば５０ｎｍ程
度のゲート絶縁膜５を形成する（図１６）。
【０００９】続けて、例えば多結晶シリコン等の電極材
料６を溝４の内部に埋め込み、例えばリソグラフィー法
とイオン注入技術を用いてｎ型拡散層７を形成し、縦型
ＭＯＳＦＥＴ構造が完成する（図１７）。
【００１０】このように、従来の縦型ＭＯＳＦＥＴの製
造方法では、アルカリ系の処理液により、溝４の角部を
丸めて、ゲート電極６とｎ型拡散層７との間に印加され
る電位差によりゲート絶縁膜５中に形成される電界が、
この角部ａに集中して，ゲート絶縁膜の破壊を発生させ
ることを防止し、ゲート絶縁膜の耐圧の向上を図ってい
る。
【００１１】しかし、このようなアルカリ系の処理液
は、溝４の内壁面に露出している半導体基板１も異方的
にエッチングするため、溝４を形成するための半導体基
板１のエッチング時に溝４の内壁面に発生した凹凸が、
図１４に示すように、増幅されてしまうという問題があ
る。例えば角部ａの曲率半径が１５ｎｍとなるように処
理を行った場合、この凹凸は約２ｎｍ程度となり、ゲー
ト絶縁膜５を形成するための熱酸化を行った後もこの凹
凸は除去されない。一般に、半導体基板１の表面上にＭ
ＯＳＦＥＴを形成した場合には、ゲート絶縁膜と半導体
基板との界面の凹凸は０．２ｎｍ程度であるため、縦型
ＭＯＳＦＥＴの凹凸はその１０倍にも達する。
【００１２】このようなゲート絶縁膜と半導体基板との
界面における凹凸により、チャネルを移動する例えば電
子等のキャリアが散乱されるため、キャリアの移動度は
著しく低下してしまう。図１８に、平面上に形成された
ｎＭＯＳＦＥＴと縦型ｎＭＯＳＦＥＴの電子移動度のゲ
ート電圧依存性を示す。この図に示すように、平面構造
のｎＭＯＳＦＥＴでは、電子の移動度の立ち上がりが急
俊であるのに対して、縦型ｎＭＯＳＦＥＴでは、立ち上
がりが非常に鈍い。一般に電子の移動度は、電流に比例
するため、このように電子移動度の立ち上がりが鈍い従
来の縦型ＭＯＳＦＥＴは、電流を制御するために、ゲー
ト電圧を大きく変化させる必要がある。すなわち、従来
の縦型ＭＯＳＦＥＴはオン抵抗が高いため、高速動作が
困難となってしまう。
【００１３】また、溝４の内壁面に発生した凹凸が増幅
されることを防止するために、アルカリ系の処理を行わ
ない場合には、溝４の角部ａが丸められないため、ゲー
ト絶縁膜の耐圧が劣化してしまう。図１９に、ゲート酸
化膜５の膜厚Ｔoxと溝４の角部ａにおける半導体基板１
の曲率半径Ｒとの比に対する、ゲート酸化膜５が絶縁破
壊を生じる電界強度の依存性を示す。酸化膜５の膜厚Ｔ
oxに対して半導体基板１の曲率半径Ｒが大きい程、すな
わち溝４の角部ａが丸められている程、耐圧は向上す
る。平面上に形成された酸化膜の耐圧は、一般に８ＭＶ
／ｃｍ程度である。
【００１４】
【発明が解決しようとする課題】このように、従来の縦
型ＭＯＳＦＥＴでは、ゲート絶縁膜５の耐圧を向上させ
るために、溝４の角部ａを丸める必要があるが、この処
理により溝４の内壁面の凹凸が増幅され、ＭＯＳＦＥＴ
のチャネル部におけるキャリアの移動度が低下してしま
うという問題があった。
【００１５】本発明の目的は、ゲート絶縁膜の耐圧が高
く、チャネル部におけるキャリアの移動度が大きい半導
体装置の製造方法を提供することである。
【００１６】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体装置の製造方法
は、半導体基板をエッチングして溝を形成する工程と、
前記半導体基板表面上に前記溝領域を開口するように形
成されているマスク材層をマスクとして前記溝の内壁面
に露出する前記半導体基板に選択的に半導体層を形成す
る工程と、前記マスク材層を除去する工程と、前記溝の
内壁面に形成された半導体層および前記半導体基板の表
面に絶縁膜を形成する工程と、この絶縁膜上の少くとも
前記溝の内部に導電体を埋め込む工程とを具備すること
を特徴とする。
【００１７】また、本発明による半導体装置の製造方法
は、前記半導体基板が第１の導電型を有し、その表面に
前記溝より浅い第２の導電型の拡散層を有し、前記溝の
内部に前記導電体を埋め込んだ後にさらに前記溝に隣接
して第１の導電型を有する拡散層領域を形成する工程を
具備することも可能である。
【００１８】さらに、溝の内壁面に露出する前記半導体
基板に選択的に半導体層を形成した後に、熱処理を行う
ことも可能である。
【００１９】このように、本発明による半導体装置の製
造方法では、半導体基板上をマスク材で覆い、半導体基
板が露出している溝の内壁面のみに選択的に半導体層を
形成するが、一般にこのような半導体層の選択成長にお
いては、半導体層の端は半導体基板に対して垂直に成長
せず、鋭角を有するように成長し、その端は順テーパ形
状となるため、溝の内壁面に成長する半導体層において
は、半導体基板の表面と溝の側壁面とが接する角部から
溝の内側に向かってテーパ角度を有するように半導体層
が形成される。これにより、半導体基板の表面と溝の側
壁面とが接する角部では、半導体基板の表面から、半導
体層のテーパ面を経て、溝の側壁面に平行な半導体層の
表面まで、角度が順次変化する形状とすることができ
る。このように、角部を滑らかにすることができるた
め、溝の内部に絶縁膜を介して導電体を埋め込みＭＯＳ
構造を形成した場合に、この角部に絶縁膜中の電界が集
中して耐圧を劣化させることを防止することができる。
【００２０】また、このように半導体層の選択成長によ
り角部を滑らかにすることができるため、角部を滑らか
にするために従来行っていたアルカリ系の処理を不必要
とすることができる。このため、従来このアルカリ系の
処理により増幅されていた溝の内壁面の凹凸を低減する
ことができる。
【００２１】これにより、特に溝の側壁面をチャネル部
として利用する縦型ＭＯＳＦＥＴ構造の半導体装置で
は、チャネル部におけるキャリアの表面散乱を抑制し、
キャリアの移動度を増大させることが可能となる。
【００２２】さらに、半導体層を溝の内壁面に成長させ
ることにより、溝を形成するためのエッチングにより溝
の内壁面に生じた凹凸を緩和することができるため、上
述のようにキャリアの移動度を増大することができる。
【００２３】また、選択的に半導体層を形成した後に熱
処理を行う場合には、この熱処理により半導体層が平坦
化されることにより、さらに溝の角部を滑らかにするこ
とができ、絶縁膜の耐圧をさらに向上させることができ
る。
【００２４】また、上記熱処理により、溝の側壁面に形
成された半導体層表面の凹凸も平坦化されるため、側壁
面に形成されたＭＯＳＦＥＴのキャリアの移動度をさら
に向上させることが可能となる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【００２６】図１乃至図６は、本発明の第１の実施の形
態による半導体装置の製造方法を示す工程断面図であ
る。
【００２７】従来と同様に、例えばエピタキシャル成長
技術またはイオン注入技術等を用いて、例えばｐ型層２
が表面に形成されているｎ型シリコン等の半導体基板１
上に、例えば酸化膜等のマスク材３を形成する（図
１）。
【００２８】次に、通常のリソグラフィー法とエッチン
グ技術を用いて、マスク材３をエッチングし、さらにこ
のマスク材３をマスクとして、ｐ型層２を貫通し、ｎ型
半導体基板１に達するように、半導体基板１をエッチン
グして溝４を形成する（図２）。
【００２９】この後、従来と異なり、溝４の内壁面に形
成されている自然酸化膜と、溝４を形成するためのエッ
チング工程において溝４の内壁面に堆積された酸化膜等
の異物を除去するために、例えば１％の濃度の弗酸によ
る処理を行う。続けて、例えばＳｉＨ2 Ｃｌ2 とＨＣｌ
等の原料を用いたエピタキシャル成長技術により，酸化
膜３をマスクとして、例えばシリコン等の半導体層１０
を溝４の内壁面に露出した半導体基板上に選択的に成長
させる（図３）。
【００３０】次に、例えば弗酸を用いて、マスク材３を
除去する（図４）。
【００３１】この後、例えば熱酸化により例えば５０ｎ
ｍのゲート酸化膜５を形成する。この時、選択エピタキ
シャル成長により形成された半導体層１０はすべて酸化
されることが望ましい。
【００３２】この後は、従来と同様に、例えば多結晶シ
リコン等のゲート電極材料６を溝４に埋め込み、さら
に、例えばリソグラフィー法とイオン注入技術により、
ｎ型拡散層７を溝４に隣接するように形成して、縦型Ｍ
ＯＳＦＥＴが完成する。
【００３３】このように本実施の形態による半導体装置
の製造方法では、溝４を形成した後に、この溝４を形成
するためのマスク材３をマスクとして、溝の内壁面にの
み選択的にシリコン等の半導体層１０を成長させること
が、特徴である。この選択エピタキシャル成長技術で
は、半導体層１０が成長するにしたがって、その端がマ
スク材３より遠ざかる方向に成長していく。このため、
成長した半導体層１０の端は、図３にｂ部として示すよ
うに、テーパ形状となる。このテーパ形状により、溝４
の角部を実効的に丸めたことと同等の効果が得られる。
このようにして、従来のようなアルカリ系の処理を行わ
ずに、選択エピタキシャル成長により形成された半導体
層１０のテーパ形状を利用して、溝４の角部を丸めるこ
とにより、ゲート絶縁膜５に印加される電界の集中を抑
制し、ゲート絶縁膜５の耐圧を向上することができる。
【００３４】また、本実施の形態では、選択エピタキシ
ャル成長により形成された半導体層１０のテーパ形状を
利用して、溝４の角部を丸めることにより、従来溝４の
角部を丸めるために行っていたアルカリ系の処理を行う
必要がないため、従来のようにこのアルカリ系の処理に
より溝４の内壁面の凹凸が増幅されることを防止するこ
とができる。
【００３５】さらに、溝４の内壁面に半導体層１０を成
長させることにより、溝４を形成するためのエッチング
により溝４の内壁面に生じた凹凸を緩和することができ
る。
【００３６】このように、溝４の内壁面の凹凸を低減す
ることにより、縦型ＭＯＳＦＥＴのチャネル部として使
用される溝４の側壁面の凹凸が低減され、このチャネル
部におけるキャリアの表面散乱を抑制し、キャリアの移
動度を増大させることが可能となる。
【００３７】次に、第２の実施の形態として、ゲート絶
縁膜５とｐ型層２との界面の凹凸をさらに平坦化する方
法について図７および図８を用いて説明する。
【００３８】半導体基板１に溝を形成し、選択エピタキ
シャル成長技術を用いて半導体層１０を形成するまで
は、第１の実施の形態と同様に行う。
【００３９】この後、本実施の形態では、第１の実施の
形態と異なり、マスク材３を除去する前に、例えば温度
８００℃の水素雰囲気中において熱処理を行う（図
７）。
【００４０】この後は、第１の実施の形態と同様にし
て、マスク材３を除去し、ゲート酸化膜５を形成する。
さらに、例えば多結晶シリコン等のゲート電極材料６を
溝４に埋め込んだ後に、ｎ型拡散層７を溝４に隣接する
ように形成して、縦型ＭＯＳＦＥＴが完成する。
【００４１】このように、本実施の形態では、選択エピ
タキシャル成長を行った後に、熱処理を行うことが特徴
である。
【００４２】一般に、選択エピタキシャル成長により形
成された半導体層の表面の凹凸は、エピタキシャル成長
を行う前に半導体基板表面に存在した凹凸に比べて緩和
されるが、完全には除去されない。このため、前述の第
１の実施の形態では、溝４を形成する時に例えばＲＩＥ
等により溝４の内壁面に形成された凹凸が、半導体層１
０の形成により緩和されるが、エピタキシャル成長層１
０の表面には凹凸が残存する。しかし、本実施の形態で
は、選択エピタキシャル成長後に熱処理を行うことによ
り、半導体層１０の表面を平坦化することができる。こ
のようにして、第１の実施の形態に比べて、チャネル部
の表面をさらに平坦化することができるため、チャネル
部のキャリアの移動度をより増大させることが可能とな
る。
【００４３】さらに、図７に示すように、この熱処理に
より、溝４の上部および底部の角を滑らかにすることが
できる。このため第１に実施の形態と同様に、選択エピ
タキシャル成長層１０のファセット面のテーパ形状によ
る効果のみでなく、熱処理における平坦化の効果によ
り、溝４の角部を丸めることが可能となり、ゲート絶縁
膜５の耐圧をさらに向上することができる。
【００４４】なお、このような熱処理による平坦化は、
水素雰囲気に限らず、８００℃以上の温度を有する例え
ば窒素等の他の不活性ガス雰囲気においても同様の効果
が得られる。
【００４５】また、前記第１または第２の実施の形態で
は、ゲート絶縁膜５を形成する時に、エピタキシャル成
長により形成された半導体層１０をすべて酸化してゲー
ト酸化膜５を形成した。これは、エピタキシャル成長層
１０をすべて酸化せずに残存させた場合には、このエピ
タキシャル成長層１０を縦型ＭＯＳＦＥＴのチャネル部
として使用する構造となるが、エピタキシャル成長工程
中またはその後の熱工程において、半導体基板１または
ｐ型層２からエピタキシャル成長層１０に不純物が拡散
することにより、このチャネル部の不純物濃度またはチ
ャネル長の制御等が困難となる可能性があるからであ
る。
【００４６】このように、エピタキシャル成長層１０を
すべて酸化する場合には、エピタキシャル成長により形
成される半導体層１０の膜厚は、ゲート酸化膜５の膜厚
の少なくとも２／３以下とする必要がある。例えば５０
ｎｍのゲート酸化膜を形成する場合には、半導体層１０
の膜厚を例えば３０ｎｍ以下とすることにより、この半
導体層１０をすべて酸化することができる。
【００４７】また、第１の実施の形態のように、エピタ
キシャル成長工程後の熱処理を行わない場合には、エピ
タキシャル成長層１０の膜厚とファセット面のテーパ角
度とにより、溝４の角部の局率半径が決定され、一般
に、エピタキシャル成長層１０の膜厚が厚いほど、この
角部における局率半径は大きくなる。例えばテーパ角度
が４５度の場合には、局率半径はエピタキシャル成長層
１０の膜厚とほぼ同程度となる。また、テーパ角度が４
５度より大きい場合には、局率半径はエピタキシャル成
長層１０の膜厚より大きくなる。一般に選択エピタキシ
ャル成長におけるファセット面のテーパ角度は約６０度
程度であるため、エピタキシャル成長層１０の膜厚を少
くとも所望の局率半径より厚くすることにより、溝４の
角部を所望の局率半径より大きい局率半径を有するよう
に丸めて、耐圧を確保することが可能となる。
【００４８】次に、第３の実施の形態として、エピタキ
シャル成長層１０をすべて酸化せずに残存させる場合に
ついて、図９および図１０を用いて説明する。
【００４９】この場合には、エピタキシャル成長層１０
の形成までは、第１または第２の実施の形態と同様に行
う。この後、エピタキシャル成長層１０の膜厚に対し
て、酸化温度または時間等のゲート絶縁膜５を形成する
条件を適宜設定し、図９に示すように、半導体層１０が
残存するようにゲート絶縁膜５を形成する。
【００５０】この後は、第１または第２の実施の形態と
同様にして、ゲート電極材料６を溝４に埋め込み、ｎ型
拡散層７を溝４に隣接するように形成して、縦型ＭＯＳ
ＦＥＴを完成させる（図１０）。
【００５１】このように、本実施の形態では、半導体層
１０を残存させることにより、この半導体層１０の例え
ば膜厚および濃度等により縦型ＭＯＳＦＥＴのチャネル
部の濃度等を自由に設定することが可能となる。
【００５２】本発明の第１または第２の実施の形態にお
いて、半導体層１０を残存させた場合に、半導体基板１
およびｐ型層２からの不純物の拡散により、ＭＯＳＦＥ
Ｔのチャネル部の濃度およびチャネル長を安定して制御
することが困難であると述べたが、半導体基板１および
ｐ型層２の濃度とエピタキシャル成長時のエピタキシャ
ル成長層１０の不純物濃度を制御することにより、この
問題を回避することが可能である。例えばエピタキシャ
ル成長層１０の不純物濃度をｎ型半導体基板１の濃度よ
り低く、ｐ型層２よりも高く設定することにより、チャ
ネル長はｎ型半導体基板１により決定し、チャネル部の
濃度はｐ型層２の拡散の影響を受けずにエピタキシャル
成長層１０の濃度により設定することができる。
【００５３】前述の第１または第２の実施の形態では、
チャネル部の濃度等はｐ型層２の濃度により決定され
る。このｐ型層２は全工程の初期の段階で形成されるた
め、例えば溝４の形成工程等の後の工程の影響を簡単に
受けてしまう。また、同一半導体基板上に他の素子を同
時に搭載する場合には、この縦型ＭＯＳＦＥＴの要請の
みからｐ型層２の濃度等を自由に設定できない可能性が
ある。しかし、本実施の形態のように、エピタキシャル
成長層１０を縦型ＭＯＳＦＥＴのチャネル部として用い
ることににより、他の工程または素子設計の影響を受け
ずに、チャネル部の濃度等を自由に設定することが可能
となる。このように、縦型ＭＯＳＦＥＴのチャネル部の
濃度等を自由に設定することにより、よりキャリアの移
動度を向上させて高性能の縦型ＭＯＳＦＥＴを形成する
ことが可能となる。
【００５４】なお、図１９より、溝４の角部の局率半径
が大きい程、ゲート酸化膜の耐圧が向上することがわか
るが、一般に平面上にゲート酸化膜を形成した場合にこ
のゲート酸化膜が破壊される電界は８ＭＶ／ｃｍ程度で
あるため、この程度の耐圧を保証できればよいとした場
合には、例えば図１９より、ゲート酸化膜と角部の局率
半径の比が１程度であれば良いことがわかる。このた
め、上記第１乃至第３の実施の形態において、例えばゲ
ート絶縁膜５の膜厚と同程度の局率半径を有するよう
に、エピタキシャル成長層１０の、膜厚およびエピタキ
シャル成長後の熱処理の条件を適宜設定することによ
り、平面構造のＭＯＳＦＥＴと同程度のゲート絶縁膜耐
圧を有する縦型ＭＯＳＦＥＴを実現することが可能とな
る。
【００５５】また、前記第１乃至第３の実施の形態で
は、ゲート絶縁膜５として酸化膜を用い、この酸化膜を
熱酸化により形成したが、例えばＣＶＤ（化学気相成
長）法等により形成することも可能である。また、ゲー
ト絶縁膜５は酸化膜に限らず、例えば窒化膜、高誘電体
膜等の他の絶縁膜または酸化膜とこれら窒化膜等の絶縁
膜との積層膜等を用いることも可能である。この場合に
も、例えば窒化等により窒化膜を形成することも、例え
ばＣＶＤ法等を用いることも可能である。
【００５６】さらに、上記第１乃至第３の実施の形態で
は、縦型ＭＯＳＦＥＴを例として示したが、これらの実
施の形態に示した構造に限らず、半導体基板に形成され
た溝の内壁面に絶縁膜を介して電極が形成されたＭＯＳ
構造を有するあらゆる半導体装置に適用することができ
る。
【００５７】
【発明の効果】以上のように、本発明による半導体装置
の製造方法では、ゲート絶縁膜の耐圧が高く、チャネル
部におけるキャリアの移動度が大きい高性能の縦型ＭＯ
ＳＦＥＴを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図。
【図２】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図。
【図３】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図。
【図４】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図。
【図５】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図。
【図６】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図。
【図７】本発明の第２の実施の形態による半導体装置の
製造方法を示す断面図。
【図８】本発明の第２の実施の形態による半導体装置の
製造方法を示す断面図。
【図９】本発明の第３の実施の形態による半導体装置の
製造方法を示す断面図。
【図１０】本発明の第３の実施の形態による半導体装置
の製造方法を示す断面図。
【図１１】従来の半導体装置の断面図。
【図１２】従来の半導体装置の製造方法を示す断面図。
【図１３】従来の半導体装置の製造方法を示す断面図。
【図１４】従来の半導体装置の製造方法を示す断面図。
【図１５】従来の半導体装置の製造方法を示す断面図。
【図１６】従来の半導体装置の製造方法を示す断面図。
【図１７】従来の半導体装置の製造方法を示す断面図。
【図１８】従来の半導体装置の問題点を示す図。
【図１９】従来の半導体装置の問題点を示す図。
【符号の説明】
１…半導体基板、 ２…ｐ型層、 ３…マスク材、 ４…溝、 ５…ゲート絶縁膜、 ６…ゲート電極、 ７…ｎ型拡散層、 １０…エピタキシャル成長層
フロントページの続き (56)参考文献 特開 平２−91976（ＪＰ，Ａ) 特開 平３−11765（ＪＰ，Ａ) 特開 平４−93083（ＪＰ，Ａ) 特開 昭62−272570（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/334 - 21/336 H01L 29/40 - 29/51 H01L 29/74 - 29/749

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板をエッチングして溝を形成す
    る工程と、前記半導体基板表面上に前記溝領域を開口す
    るように形成されているマスク材層をマスクとして前記
    溝の内壁面に露出する前記半導体基板に選択的に半導体
    層を形成する工程と、前記マスク材層を除去する工程
    と、前記溝の内壁面に形成された半導体層および前記半
    導体基板の表面に絶縁膜を形成する工程と、この絶縁膜
    上の少なくとも前記溝の内部に導電体を埋め込む工程と
    を具備することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記半導体基板は第１の導電型を有し、
    その表面に前記溝より浅い第２の導電型の拡散層を有
    し、前記溝の内部に前記導電体を埋め込んだ後にさらに
    前記溝に隣接して第１の導電型を有する拡散層領域を形
    成する工程を具備する請求項１記載の半導体装置の製造
    方法。
  3. 【請求項３】 前記溝の内壁面に露出する前記半導体基
    板に選択的に半導体層を形成した後に、熱処理を行う請
    求項１または２記載の半導体装置の製造方法。
  4. 【請求項４】 前記熱処理は８００℃以上の不活性ガス
    を用いる請求項３記載の半導体装置の製造方法。
  5. 【請求項５】 前記絶縁膜は前記溝の内壁面に形成され
    た半導体層の熱酸化により形成される請求項１乃至４記
    載の半導体装置の製造方法。
  6. 【請求項６】 前記熱酸化により内壁面に形成された半
    導体層はすべて酸化される請求項５記載の半導体装置の
    製造方法。
  7. 【請求項７】 前記熱酸化により内壁面に形成された半
    導体層の表面部分のみが酸化される請求項５記載の半導
    体装置の製造方法。
  8. 【請求項８】 前記絶縁膜は前記溝の内壁面に形成され
    た半導体層上に絶縁材料層を被着することにより形成さ
    れる請求項１乃至４記載の半導体装置の製造方法。
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