DE69727413T2 - Verfahren zur Herstellung von einem vertikalen MOS-Halbleiterbauelement - Google Patents

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Description

  • Diese Erfindung betrifft ein Verfahren zum Herstellen einer MOS-Halbleitervorrichtung von einer Vertikalstruktur, die einen MOS-Transistor an einer Innenwandoberfläche einer in einem Halbleitersubstrat ausgebildeten Aussparung aufweist.
  • Bisher wurden Versuche unternommen, bei einem Isolierschicht-Leistungs-Feldeffekttransistor (von nun an als „Leistungs-MOSFET" bezeichnet) den Durchlasswiderstand zu verringern, indem die Kanallänge verkürzt wird. In jüngster Zeit ist die Entwicklung eines MOSFET von einer Vertikalstruktur fortgeschritten, um die Fläche einer Zelle weiter zu reduzieren.
  • 3 zeigt einen Abschnitt eines MOSFET mit einer Vertikalstruktur. Beispielsweise ist eine p-leitende Schicht 2 auf einer Oberfläche eines n-leitenden Halbleitersubstrat 1 ausgebildet. Eine Aussparung 4 ist in dem n-leitenden Halbleitersubstrat 1 ausgebildet, und eine Gate-Elektrode 6 ist an der Innenwandoberfläche der Aussparung 4 bis einschließlich einer Gate-Isolierschicht 5 ausgebildet. Eine n-leitende Diffusionsschicht 7 ist angrenzend an die Aussparung 4 an der Oberfläche der p-leitenden Schicht 2 ausgebildet. Das Potential der p-leitenden Schicht 2 zwischen dem n-leitenden Halbleitersubstrat 1 und der n-leitenden Diffusionsschicht 7 wird mittels der Gate-Elektrode 6 gesteuert. Solch ein Aufbau eines MOSFET ist an der Seitenfläche der Aussparung 4 vertikal ausgebildet. Der Kanal des MOSFET ist in der Nähe einer Grenzschicht zwischen der an der Seitenfläche der Aussparung 4 ausgebildeten Gate-Isolierschicht 5 und der p-leitenden Schicht 2 ausgebildet.
  • Es wird ein herkömmliches Verfahren zum Herstellen eines Vertikal-MOSFET unter Bezugnahme auf die 4A bis 4F beschrieben. 4A bis 4F sind Schnittansichten, die das herkömmliche Verfahren zum Herstellen des Vertikal-MOSFET darstellen.
  • Eine p-leitende Schicht 2 ist an der Oberfläche eines n-leitenden Halbleitersubstrats 1 ausgebildet. Ein Maskenmaterial 3 aus beispielsweise einer Oxidschicht ist auf der p-leitenden Schicht des n-leitenden Halbleitersubstrats 1 ausgebildet. 4A zeigt einen Abschnitt einer Halbleitervorrichtung in diesem Stadium. Das Maskenmaterial 2 wird als eine Ätzmaske zum Zeitpunkt des Ausbildens einer Aussparung in dem Halbleitermaterial 1 verwendet.
  • Als nächstes wird das Maskenmaterial 3 unter Verwendung einer gewöhnlichen lithographischen Technik und Ätztechnik geätzt. Mit dem als eine Maske verwendetem Maskenmaterial 3 wird ferner das Halbleitersubstrat 1 geätzt, um eine Aussparung 4 auszubilden. 4B zeigt einen Abschnitt der Halbleitervorrichtung in diesem Stadium. Zu dieser Zeit ist die Aussparung 4 durchaus bei dem n-leitenden Halbleitersubstrat 1 bis einschließlich der p-leitenden Schicht 2 angekommen, wie es in 4B gezeigt ist.
  • Danach wird das Maskenmaterial 3 mit beispielsweise Flusssäure etwas geätzt, das Maskenmaterial 3 wird von dem Ende der Aussparung 4 zurückgezogen, und die freigelegte Oberfläche des Halbleitersubstrates 1 wird beispielsweise unter Verwendung eines oberflächenaktiven Materials und einer basischen Behandlungslösung etwas geätzt. 4C zeigt einen Abschnitt der Halbleitervorrichtung in diesem Stadium. Eine Hauptaufgabe dieser Ätzung liegt darin, Fremdkörpersubstanzen bzw. Verunreinigungssubstanzen, die an der Innenwandoberfläche der Aussparung 4 anhaften, zum Zeitpunkt des Ausbildens der Aussparung 4 zu entfernen, und die Ecken bzw. Kanten 11 des oberen Abschnittes der Aussparung 4 abzurunden. Beispielsweise werden die Bedingungen des Ätzens mittels der zuvor erwähnten basischen Behandlungslösung derart festgelegt, dass die Ätzgeschwindigkeit gemäß der Ausrichtung des Halbleitersubstrats verschieden wird, und das im einzelnen nur die Kanten bzw. Ecken 11 der Aussparung 4 früher als die andere Innenwandoberfläche der Aussparung 4 geätzt werden, und dass die Kanten bzw. Ecken 11 der Aussparung 4 abgerundet werden.
  • Dann wird das Maskenmaterial geätzt und entfernt. 4D zeigt einen Abschnitt der Halbleitervorrichtung in diesem Stadium. Des weiteren wird eine Gate-Isolierschicht 5 mit einer Dicke von beispielsweise etwa 50 nm auf der Innenwandoberfläche der Aussparung 4 und der Oberfläche der p-leitenden Schicht 2 durch beispielsweise thermische Oxidation ausgebildet. 4E zeigt einen Abschnitt der Halbleitervorrichtung in diesem Stadium.
  • Anschließend wird ein Elektrodenmaterial 6 aus beispielsweise polykristallinem Silizium in die Aussparung 4 eingebettet, und es wird eine n-leitende Diffusionsschicht 7 angrenzend zu der Aussparung 4 auf der Oberfläche der p-leitenden Schicht 2 unter Verwendung von beispielsweise der lithographischen Technik und der Ionen-Implantationstechnik ausgebildet. Auf diese Art und Weise ist ein Aufbau eines Vertikal-MOSFET abgeschlossen. 4F zeigt einen Abschnitt der Halbleitervorrichtung in diesem Stadium.
  • Wie obig beschrieben werden gemäß dem herkömmlichen Verfahren zum Herstellen des Vertikal-MOSFET die Kanten bzw. Ecken der Aussparung 4 unter Verwendung der basischen Behandlungslösung abgerundet. Indem dieses so durchgeführt wird, wird das Beschädigen der Gate-Isolierschicht 5 durch ein elektrisches Feld aufgrund der Konzentration des elektrischen Feldes an den Kanten bzw. Ecken 11 der Aussparung 4 verhindert, welches in der Gate-Isolierschicht gemäß einer zwischen der Gate-Elektrode 6 und der n-leitenden Diffusionsschicht 7 angelegten Potentialdifferenz ausgebildet wird. Als ein Ergebnis hiervon wird die Spannungsfestigkeit der Gate-Isolierschicht verbessert.
  • Jedoch ätzt die basische Behandlungslösung auch das an der Innenwandoberfläche der Aussparung 4 freigelegte Halbleitersubstrat 1. Von daher wird der an der Oberfläche der Innenwand der Aussparung 4 zum Zeitpunkt der zum Ausbilden der Aussparung 4 durchgeführten Ätzung des Halbleitersubstrates 1 erzeugte, unebene bzw. ungleichmäßige Bereich durch das Ätzen mit der basischen Behandlungslösung verstärkt, wie es in 4C gezeigt ist. Wenn beispielsweise die basische Behandlung derart ausgeführt wird, dass der Krümmungsradius von jeder der Ecken bzw. Kanten 11 eine Größe von 15 nm annimmt, dann wird der ungleichmäßige Bereich etwa 2 nm betragen. Dieser ungleichmäßige Bereich wird nicht entfernt, selbst nachdem die thermische Oxidation zum Ausbilden der Gate-Isolierschicht 5 ausgeführt wurde. Da der ungleichmäßige Bereich der Grenzschicht zwischen der Gate-Isolierschicht und dem Halbleitersubstrat, wenn das MOSFET auf der Oberfläche des Halbleitersubstrates 1 ausgebildet wird, etwa 0,2 nm beträgt, erreicht der ungleichmäßige Bereich des Vertikal-MOSFET die 10-fache Größe wie der ungleichmäßige Bereich der Grenzschicht.
  • Da Ladungsträger, wie etwa Elektronen, die sich in dem Kanal bewegen, durch solch einen ungleichmäßigen Bereich der Grenzschicht zwischen der Gate-Isolierschicht und dem Halbleitersubstrat gestreut werden, ist die Beweglichkeit der Ladungsträger deutlich herabgesetzt. 5 zeigt die Gate- Spannungsabhängigkeit der Elektronenbeweglichkeit eines auf einer normalen, flachen Oberfläche ausgebildeten MOSFET vom n-Typ und die Elektronenbeweglichkeit eines Vertikal-MOSFET vom n-Typ. Wie es in 5 gezeigt ist, wird das Ansteigen der Beweglichkeit der Elektronen in dem MOSFET vom n-Typ durch einen ebenen Verlauf bzw. durch eine ebene Struktur abgebrochen, jedoch ist das Ansteigen der Beweglichkeit der Elektronen in dem Vertikal-MOSFET vom n-Typ sehr glatt. Im allgemeinen ist ein Strom proportional zu der Beweglichkeit der Elektronen. Von daher ist es bei dem herkömmlichen Vertikal-MOSFET, in welchem der Anstieg der Beweglichkeit der Elektronen glatt ist, notwendig, eine Gate-Spannung in großem Maße zu variieren, um den Strom zu steuern. Das heißt, da der herkömmliche Vertikal-MOSFET einen hohen Durchlasswiderstand aufweist, wird sein Hochgeschwindigkeitsbetrieb schwierig.
  • Um zu verhindern, dass der an der Innenwandoberfläche der Aussparung 4 erzeugte ungleichmäßige Bereich verstärkt wird, ist es darüber hinaus möglich, nicht die basische Behandlung auszuführen. In diesem Fall jedoch wird, wie es obig beschrieben ist, die Spannungsfestigkeit der Gate-Isolierschicht verschlechtert, da die Kanten bzw. Ecken 11 der Aussparung 4 nicht abgerundet sind. 6 zeigt die Abhängigkeit einer zum Bewirken, dass die Gate-Oxidschicht 5 dielektrisch zusammenbricht, verwendeten, elektrischen Feldstärke hinsichtlich des Verhältnisses der Dicke TO X der Oxidschicht zu dem Krümmungsradius R von jeder der Ecken bzw. Kanten 11 der Aussparung 4 des Halbleitersubstrats 1. Je größer der Krümmungsradius R des Halbleitersubstrates 1 zu der Dicke TO X der Oxidschicht ist, das heißt, je stärker die Kanten bzw. Ecken der Aussparung 4 abgerundet sind, desto stärker wird die Spannungsfestigkeit verbessert. Die Spannungsfestigkeit der auf der flachen Oberfläche ausgebildeten Oxidschicht liegt im allgemeinen etwa bei 8 MV/cm.
  • Um die Spannungsfestigkeit der Gate-Isolierschicht 5 bei dem herkömmlichen Vertikal-MOSFET zu verbessern, wird es, wie es obig beschrieben ist, notwendig, die Kanten bzw. Ecken 11 der Aussparung 4 abzurunden. Jedoch gibt es ein Problem, nämlich dass der ungleichmäßige Bereich der Innenwandoberfläche der Aussparung 4 durch diese Behandlung verstärkt und die Beweglichkeit der Ladungsträger bei dem Kanalabschnitt des MOSFET herabgesetzt wird.
  • Die japanische Patentzusammenfassung Vol. 012 Nr. 342 (E-658), 14. September 1988 und die JP 63 102351 A (Matsushita Electronics Corp.), 7. Mai 1988, beschreiben ein Verfahren zum Ausbilden einer Trench-Kapazität bzw. Graben-Kapazität unter Verwendung eines RIE-Prozesses (RIE; Reactive Ion Etching), wobei ein Trench bzw. ein Graben in einem p-leitenden SI-Substrat vorgesehen ist. Danach wird durch selektives Aufwachsen bzw. Epitaxie eine mit Bor dotierte, p-leitende Epitaxialschicht 2 ausgebildet. Eine n-leitende Diffusionsschicht 3 wird ausgebildet, und auf dieser wird eine Oxidschicht mit thermischer Diffusion aufgewachsen. Die Druckschrift D1 lehrt explizit, zuerst einen Trench bzw. einen Graben vorzusehen, und dann eine Epitaxialschicht unter Verwendung des selektiven Aufwachsens bzw. der Epitaxie vorzusehen.
  • Die japanische Patentzusammenfassung Vol. 014, Nr. 288 (E-0943), 21. Juni 1990 und die JP 02 091976 A (Oki Electric Ind. Co. Ltd.), 30. März 1990, beschreiben ein Herstellungsverfahren eines MOSFET vom Vertikal-Typ und Aussparungstyp. In der Abfolge der Verarbeitungsverfahrensschritte wird eine Aussparung in einem mit einer Oxidschicht 24 bedeckten Halbleitersubstrat ausgebildet. Danach wird die Schicht 24 entfernt, und danach wird eine p-leitende Epitaxialschicht 26 ausgebildet, indem die gesamte Oberfläche einschließlich der Aussparung mit der Epitaxialschicht bedeckt wird. In einem nächsten Verarbeitungsverfahrensschritt werden Teile der Epitaxialschicht außerhalb der Aussparung entfernt, und es wird eine Gate-Oxidschicht auf der derart vorgesehenen Oberfläche ausgebildet.
  • Eine Aufgabe der vorliegenden Erfindung liegt darin, ein Verfahren zum Herstellen einer Vertikal-MOSFET-Halbleitervorrichtung anzugeben, die eine hohe Spannungsfestigkeit einer Gate-Isolierschicht und eine große Beweglichkeit von Ladungsträgern bei einem Kanalabschnitt aufweist.
  • Die Aufgabe der vorliegenden Erfindung wird durch das nachfolgende Verfahren angegangen.
  • Erfindungsgemäß ist ein Verfahren zum Herstellen einer Halbleitervorrichtung vorgesehen, welches die folgenden Verfahrensschritte aufweist: (a) Ausbilden einer Maske, die an der Oberfläche eines Silizium-Halbleitersubstrats eine Öffnung aufweist; (b) Ausbilden einer Aussparung in dem Silizium-Halbleitersubstrat durch Ätzung und Verwendung der Maske; (c) Selektives, epitaxiales Ziehen bzw. Aufwachsen einer Silizium-Halbleiterschicht auf dem bei der Oberfläche der Aussparung freigelegten bzw. exponierten Silizium-Halbleitersubstrat derart, dass die an die Öffnung angrenzenden Enden der Silizium-Halbleiterschicht eine spitz zulaufende bzw. verjüngende Form annehmen; (d) Entfernen der Maske nach dem Verfahrensschritt, um die übrige Oberfläche des Silizium-Halbleitersubstrats freizulegen bzw. zu exponieren; (e) Thermisches Oxidieren der Silizium-Halbleiterschicht und der übrigen Oberfläche, um eine Oxidschicht auszubilden, und um die Kante bzw. Ecke der Aussparung abzurunden; und (f) Verlegen bzw. Einbetten eines Leiters an bzw. in zumindest der Oxidschicht in der Aussparung.
  • Diese Erfindung kann anhand der nachfolgenden, detaillierten Beschreibung vollständiger verstanden werden, wenn sie in Verbindung mit den beigefügten Zeichnungen gelesen wird, in welchen:
  • 1A bis 1F Schnittansichten sind, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung zeigen;
  • 2A und 2B Schnittansichten sind, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der Erfindung zeigen;
  • 3 eine Schnittansicht ist, die eine herkömmliche Halbleitervorrichtung zeigt;
  • 4A bis 4F Schnittansichten sind, die ein herkömmliches Verfahren zum Herstellen einer Halbleitervorrichtung zeigen;
  • 5 eine Ansicht ist, die ein Problem bei einer herkömmlichen Halbleitervorrichtung zeigt; und
  • 6 eine Ansicht ist, die ein Problem bei der herkömmlichen Halbleitervorrichtung zeigt.
  • Ausführungsformen der vorliegenden Erfindung werden unter Bezugnahme der beigefügten Zeichnungen erläutert.
  • Die 1A bis 1F sind Schnittansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung zeigen.
  • Beispielsweise wird eine p-leitende Schicht 2 auf der Oberfläche beispielsweise eines n-leitenden Siliziumsubstrats 1 unter Verwendung beispielsweise des Epitaxieverfahrens bzw. der Aufwachstechnik oder der Ionen- Implantationstechnik ähnlich zu den herkömmlichen Beispielen ausgebildet. Ein Maskenmaterial 3 aus beispielsweise einer Oxidschicht wird auf dem n-leitenden Halbleitersubstrat 1 ausgebildet. 1A zeigt einen Abschnitt einer Halbleitervorrichtung in diesem Stadium.
  • Als nächstes wird das Maskenmaterial 3 unter Verwendung der gewöhnlichen lithographischen Technik und Ätztechnik geätzt. Mit dem als eine Maske verwendeten Maskenmaterial 3 wird ferner das Halbleitersubstrat 1 derart geätzt, um durch die p-leitende Schicht 2 hindurch bei dem n-leitenden Halbleitersubstrat 1 anzukommen, um eine Aussparung 4 auszubilden. 4B zeigt einen Abschnitt der Halbleitervorrichtung in diesem Stadium.
  • Danach werden eine (nicht dargestellte) natürliche Oxidschicht, die auf der Innenwandoberfläche der Aussparung 4 ausgebildet ist, und ein Fremdmaterial, wie etwa eine Oxidschicht, die auf der Innenwandoberfläche der Aussparung 4 in dem Verfahrensschritt des Ätzens zum Ausbilden der Aussparung 4 sich abgelagert hat, entfernt, indem im Unterschied zu dem herkömmlichen Beispiel die Halbleitervorrichtung in beispielsweise Flusssäure mit 1%iger Konzentration eingetaucht oder untergetaucht wird. Anschließend wird mit der als eine Maske verwendeten Oxidschicht 3 eine Halbleiterschicht 10 aus beispielsweise Silizium selektiv auf dem mit der Innenwandoberfläche der Aussparung 4 freigelegten Halbleitersubstrat mittels eines Epitaxieverfahrens bzw. einer Aufwachstechnik unter Verwendung von Rohmaterial, wie etwa beispielsweise SIH2Cl2 und HCL, aufgewachsen. Gemäß dem Epitaxieverfahren bzw. der Aufwachstechnik wird Silizium auf Silizium aufgewachsen und es wird nichts auf der Oxidschicht aufgewachsen. 1C zeigt einen Abschnitt der Halbleitervorrichtung in diesem Stadium.
  • Als nächstes wird das Maskenmaterial 3 unter Verwendung von beispielsweise Flusssäure entfernt. 1D zeigt einen Abschnitt der Halbleitervorrichtung in diesem Stadium.
  • Danach wird eine Gate-Oxidschicht 5 beispielsweise mit einer Dicke von 50 nm auf der Oberfläche der p-leitenden Schicht 2 und der Halbleiterschicht 10 durch beispielsweise thermische Oxidation ausgebildet. Zu diesem Zeitpunkt ist es erwünscht, dass sämtliche mittels des selektiven Epitaxieverfahrens bzw. der Aufwachstechnik ausgebildeten Halbleiterschichten 10 oxidiert sind. 1E zeigt einen Abschnitt der Halbleitervorrichtung in diesem Stadium.
  • Dann wird ähnlich wie bei dem herkömmlichen Beispiel ein Gate-Elektrodenmaterial 6, wie etwa beispielsweise polykristallines Silizium, in die Aussparung 4 eingebettet.
  • Eine n-leitende Diffusionsschicht 7 ist derart in der p-leitenden Schicht 2 ausgebildet, um angrenzend zu der Aussparung 4 mittels beispielsweise eines lithographischen Verfahrens und einer Ionen- Implantationstechnik freigelegt zu werden, um einen Vertikal-MOSFET zu vollenden bzw. abzuschließen. 1F zeigt einen Abschnitt der Halbleitervorrichtung in diesem Stadium.
  • In dieser Ausführungsform wird, nachdem die Ausnehmung 4 ausgebildet ist, mit dem als eine Maske verwendeten Maskenmaterial 3 die Halbleiterschicht 10, wie etwa Silizium, zum Ausbilden der Ausnehmung 4 nur an der Innenwandoberfläche der Ausnehmung 4 selektiv aufgewachsen. Bei diesem Epitaxieverfahren bzw. dieser Aufwachstechnik wird die Halbleiterschicht 10 in eine Richtung aufgewachsen, so dass das Ende der Halbleiterschicht 10 von dem Maskenmaterial 3 getrennt vorliegt, das heißt, in Richtung der Grundfläche der Ausnehmung 4. Von daher wird, wie es in 1C gezeigt ist, das Ende 12 der Halbleiterschicht 10 eine spitz zulaufende bzw. verjüngende Formgebung annehmen, um den ähnlichen Effekt bzw. Wirkung wie bei dem effektiven Abrunden der Ecken bzw. Kanten der Ausnehmung 4 zu erzielen. Im einzelnen werden die Ecken bzw. Kanten der Ausnehmung 4 abgerundet, indem, ohne dass die herkömmliche basische Behandlung verwendet wird, die spitz zulaufende bzw. verjüngende Formgebung 12 der mittels des selektiven Epitaxieverfahrens bzw. der Aufwachstechnik ausgebildeten Halbleiterschicht 10 verwendet wird, um die Konzentration des an die Gate-Isolierschicht 5 anzulegenden elektrischen Feldes zu unterdrücken, wodurch die Spannungsfestigkeit der Gate-Isolierschicht 5 verbessert wird.
  • Da es nicht notwendig ist, bei der in der Ausführungsform der vorliegenden Erfindung die bisher zum Abrunden der Ecken bzw. Kanten der Ausnehmung 4 angewandte basische Behandlung auszuführen, wird der ungleichmäßige Bereich der Innenwandoberfläche der Ausnehmung 4 durch die basische Behandlung nicht weiter verstärkt.
  • Darüber hinaus wird der ungleichmäßige Bereich der Oberfläche der Halbleiterschicht 10 kleiner als der ungleichmäßige Bereich, der bei der Innenwandoberfläche der Ausnehmung 4 durch das Ätzen zum Ausbilden der Ausnehmung 4 erzeugt wird. Da der ungleichmäßige Bereich der Innenwandoberfläche der Ausnehmung 4 herabgesetzt wird, wird der ungleichmäßige Bereich der Seitenwandfläche der als der Kanalabschnitt des Vertikal-MOSFET verwendeten Ausnehmung 4 reduziert und die Oberflächenstreuung der Ladungsträger in dem Kanalabschnitt unterdrückt. Als ein Ergebnis hiervon kann die Beweglichkeit der Ladungsträger erhöht werden.
  • In dieser wie obig beschriebenen Ausführungsform kann ein Vertikal-MOSFET hoher Leistungsfähigkeit, der eine hohe Spannungsfestigkeit der Gate-Isolierschicht und eine große Beweglichkeit der Ladungsträger in dem Kanalabschnitt aufweist, in die Tat umgesetzt werden.
  • Als nächstes wird eine zweite Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 2A und die 2B erläutert. In dieser zweiten Ausführungsform wird der ungleichmäßige Bereich der Grenzfläche zwischen einer Gate-Isolierschicht 5 und einer p-leitenden Schicht 2 weiter geglättet.
  • Bis zu den Verfahrensschritten des Ausbildens einer Aussparung auf einem Halbleitersubstrat 1 und des Ausbildens einer Halbleiterschicht 10 unter Verwendung des selektiven Epitaxieverfahrens bzw. der Aufwachstechnik, ist der Prozess ähnlich zu dem ersten Ausführungsform.
  • Danach wird im Unterschied zur ersten Ausführungsform in dieser Ausführungsform, bevor ein Maskenmaterial 3 entfernt wird, die Halbleitervorrichtung in einer Wasserstoff-Atmosphäre bei beispielsweise 800°C wärmebehandelt. 2A zeigt einen Abschnitt der Halbleitervorrichtung in diesem Stadium.
  • Danach wird ähnlich zu der ersten Ausführungsform das Maskenmaterial 3 entfernt und eine Gate-Oxidschicht 5 ausgebildet. Ferner wird ein Gate-Elektrodenmaterial 6 aus beispielsweise polykristallinem Silizium in die Aussparung 4 eingebettet, es wird eine n-leitende Diffusionsschicht 7 derart ausgebildet, dass sie angrenzend zu der Aussparung 4 angeordnet ist, um einen Vertikal-MOSFET zu vollenden bzw. abzuschließen. 2B zeigt einen Abschnitt der Halbleitervorrichtung in diesem Stadium.
  • In dieser wie obig beschriebenen zweiten Ausführungsform gibt es ein Merkmal, nämlich dass, nachdem die Halbleiterschicht 10 durch das selektive Epitaxieverfahren bzw. durch die selektive Aufwachstechnik ausgebildet wurde, die Halbleitervorrichtung wärmebehandelt wird.
  • Im allgemeinen wird der ungleichmäßige Bereich auf der Oberfläche der mittels des selektiven Epitaxieverfahrens bzw. der Aufwachstechnik ausgebildeten Halbleiterschicht 10 im Vergleich zu dem ungleichmäßigen Bereich, der auf der Oberfläche des Halbleitersubstrates existiert, bevor das Epitaxieverfahren ausgeführt wird, abgeschwächt, jedoch wird der ungleichmäßige Bereich nicht vollständig entfernt. Von daher verbleibt in der obig beschriebenen ersten Ausführungsform der ungleichmäßige Bereich auf der Oberfläche der Epitaxialschicht 10. In dieser zweiten Ausführungsform wird jedoch die Wärmebehandlung nach dem selektiven Epitaxieverfahren bzw. nach der selektiven Aufwachstechnik ausgeführt, und von daher kann die Oberfläche der Halbleiterschicht 10 geglättet werden. Im Vergleich zu der ersten Ausführungsform wird die Oberfläche des Kanalabschnittes weiter geglättet, und von daher kann die Beweglichkeit der Ladungsträger des Kanalabschnittes stärker erhöht werden.
  • Wie es in 2A gezeigt ist, können darüber hinaus die Ecken bzw. Kanten 13 des oberen Teiles und die Ecken bzw. Kanten 14 des Bodens der Aussparung 4 mittels der Wärmebehandlung geglättet werden. Nicht nur die facettierte Oberfläche 12 der Epitaxialschicht 10 weist eine spitz zulaufende bzw. verjüngende Formgebung auf, sondern es sind auch die Ecken bzw. Kanten 13 und 14 der Aussparung 4 abgerundet, und von daher kann die Spannungsfestigkeit der Gate-Isolierschicht 5 im Vergleich zu der ersten Ausführungsform weiter verbessert werden.
  • Die Wärmebehandlung ist nicht auf die Wasserstoff-Atmosphäre beschränkt, stattdessen kann sie auch in einer Inertgas-Atmosphäre von beispielsweise Stickstoff durchgeführt werden. In diesem Fall kann auch die gleiche Wirkung erzielt werden.
  • In den ersten und zweiten Ausführungsformen werden sämtliche Epitaxialschichten 10 oxidiert, um die Gate-Oxidschicht 5 auszubilden. Wenn nicht sämtliche Epitaxialschichten 10 oxidiert sind, wird der nicht oxidierte Bereich der Epitaxialschicht 10 als Kanalabschnitt des Vertikal-MOSFET verwendet. Jedoch diffundieren Störstellen während des Verfahrensschritts des Aufwachsens oder während des späteren Verfahrensschritts des Erwärmens von dem Halbleitersubstrat 1 oder der p-leitenden Schicht 2 zu der Epitaxialschicht 10. Von daher besteht die Möglichkeit, dass Schwierigkeiten bei der Steuerung bzw. Kontrolle der Störstellenkonzentration des Kanalabschnittes oder bei der Steuerung bzw. Kontrolle der Kanallänge auftreten.
  • Um zu erreichen, dass sämtliche Epitaxialschichten 10 oxidiert sind, ist es notwendig, die Dicke der Halbleiterschicht 10 auf zumindest 2/3 der Dicke der Gate-Oxidschicht 5 oder weniger herabzusetzen. Wenn beispielsweise eine Gate-Oxidschicht von etwa 50 nm ausgebildet ist, wird die Halbleiterschicht 10 auf eine Dicke von 30 nm oder weniger festgelegt. Indem dies so getan wird, können sämtliche der Halbleiterschichten 10 oxidiert werden.
  • Wenn die Wärmebehandlung nicht nach dem Verfahrensschritt des Aufwachsens wie bei der ersten Ausführungsform durchgeführt wird, wird der Krümmungsradius jeder der Kanten bzw. Ecken der Aussparung 4 durch die Dicke der Epitaxialschicht 10 und durch den Verjüngungswinkel der facettierten Oberfläche 12 bestimmt. Im allgemeinen gilt, je größer die Dicke der Epitaxialschicht 10 ist, desto größer wird der Krümmungsradius von jeder der Ecken bzw. Kanten der Aussparung 4. In dem Fall beispielsweise, wenn der Verjüngungswinkel 45° beträgt, wird der Krümmungsradius von jeder der Ecken bzw. Kanten der Aussparung 4 etwa gleiche der Dicke der Epitaxialschicht 10. Wenn der Verjüngungswinkel größer als 45° ist, wird der Krümmungsradius von jeder der Kanten bzw. Ecken der Aussparung 4 größer als die Dicke der Epitaxialschicht 10.
  • Da der Verjüngungswinkel der facettierten Oberfläche der selektiv ausgebildeten Epitaxialschicht 10 normalerweise etwa 60° beträgt, wird die Dicke der Epitaxialschicht 10 dicker als der erwünschte Krümmungsradius von jeder der Ecken bzw. Kanten der Aussparung 4 ausgebildet. Als ein Ergebnis hiervon wird die Ecke bzw. Kante der Aussparung 4 derart abgerundet, dass sie einen größeren Krümmungsradius als den gewünschten Krümmungsradius aufweist, und von daher kann die Spannungsfestigkeit sichergestellt werden.
  • In dieser wie obig beschriebenen Ausführungsform kann ein Vertikal-MOSFET hoher Leistungsfähigkeit, bei dem die Spannungsfestigkeit der Gate-Isolierschicht hoch und die Beweglichkeit der Ladungsträger des Kanalabschnittes groß ist, in die Tat umgesetzt werden.
  • In den ersten und zweiten Ausführungsformen der vorliegenden Erfindung wird beschrieben, dass es, wenn die Halbleiterschicht 10 übrigbleibt bzw. zurückbleibt, schwierig ist, die Konzentration des Kanalabschnittes und die Kanallänge des MOSFET mittels der Diffusion der Störstellen von dem Halbleitersubstrat 1 und der p-leitenden Schicht 2 stabil zu steuern. Dieses Problem kann jedoch vermieden werden, indem die Störstellenkonzentrationen des Halbleitersubstrates 1 und der p-leitenden Schicht 2 gesteuert werden, und indem die Störstellensteuerung der Epitaxialschicht 10 zum Zeitpunkt des Aufwachsens gesteuert wird. Beispielsweise ist die Störstellenkonzentration der Epitaxialschicht 10 auf einem Wert kleiner als der des n-leitenden Halbleitersubstrates 1 und größer als der der p-leitenden Schicht 2 festgelegt. In diesem Fall wird die Kanallänge durch die Störstellenkonzentration des n-leitenden Halbleitersubstrates 1 bestimmt, und die Konzentration des Kanalabschnittes wird durch die Störstellenkonzentration der Epitaxialschicht ohne Einfluss der Diffusion der p-leitenden Schicht 2 bestimmt.
  • In den obig beschriebenen ersten und zweiten Ausführungsformen wird die Konzentration des Kanalabschnittes durch die Konzentration der p-leitenden Schicht 2 bestimmt. Da die p-leitende Schicht 2 in dem Anfangsstadium über eine Reihe von Herstellungsverfahrensschritte der Halbleitervorrichtung ausgebildet wird, wird die Störstellenkonzentration der p-leitenden Schicht 2 durch den Einfluss des Verfahrensschrittes nach dem Ausbilden der p-leitende Schicht 2, wie etwa beispielsweise durch den Einfluss des Verfahrensschrittes des Ausbildens der Aussparung 4, beeinträchtigt. Wenn ein anderes Element gleichzeitig auf dem mit dem Vertikal-MOSFET ausgebildeten Halbleitersubstrat ausgebildet wird, mag es keine Möglichkeit geben, die Konzentration der p-leitenden Schicht 2 von der Anforderung des Vertikal-MOSFET festzulegen.
  • Im übrigen gilt, wie es in 6 gezeigt ist, dass, je größer der Krümmungsradius von jeder der Ecken bzw. Kanten der Aussparung 4 ist, desto höher wird die Spannungsfestigkeit der Gate-Oxidschicht verbessert. Es ist allgemein bekannt, dass ein elektrisches Feld zum Durchschlagen der auf der Oberfläche des Halbleitersubstrats ausgebildeten Gate-Oxidschicht etwa 8 MV/cm beträgt. Um von daher die Spannungsfestigkeit dieses Grades zu garantieren, wird anhand der in 6 gezeigten graphischen Darstellung verstanden, dass das Verhältnis der Dicke TO X der Gate-Oxidschicht zu dem Krümmungsradius der Ecke bzw. Kante der Aussparung 4 etwa 1 betragen kann. In den ersten und zweiten Ausführungsformen werden die Bedingungen der Dicke der Epitaxialschicht 10 und der Wärmebehandlung nach dem Aufwachsen derart geeignet festgelegt, dass die Dicke der Gate-Isolierschicht 5 beispielsweise den gleichen Grad wie der Krümmungsradius der Ecke bzw. Kante der Aussparung wird. Als ein Ergebnis hiervon kann die Spannungsfestigkeit der Gate-Isolierschicht des Vertikal-MOSFET auf den gleichen Grad wie der des MOSFET einer ebenen Struktur festgelegt werden.
  • Darüber hinaus ist der Vertikal-MOSFET in den obig beschriebenen ersten und zweiten Ausführungsformen als das Beispiel ausersehen. Jedoch ist die vorliegende Erfindung nicht auf die bestimmte Ausführungsform beschränkt. Beispielsweise kann die vorliegende Erfindung bei sämtlichen Halbleitervorrichtungen angewandt werden, die eine mit Elektroden an der Innenwandoberfläche einer in ein Halbleitersubstrat durch eine Isolierschicht ausgebildeten Aussparung ausgebildete MOS-Struktur aufweisen.

Claims (5)

  1. Verfahren zur Herstellung einer MOS-Vorrichtung, welches die folgenden Verfahrensschritte aufweist: a) Ausbilden einer Maske (3), welche an der Oberfläche eines Silizium-Halbleitersubstrats (1, 2) eine Öffnung aufweist; b) Ausbilden einer Aussparung (4) in dem Silizium-Halbleitersubstrat (1, 2) durch Ätzung und Verwendung der Maske; c) Selektives, epitaxiales Ziehen einer Silizium-Halbleiterschicht (10) auf dem bei der Oberfläche der Aussparung (4) freigelegten bzw. exponierten Silizium-Halbleitersubstrat (1, 2) derart, dass die an die Öffnung angrenzenden Enden der Silizium-Halbleiterschicht eine spitzzulaufende Form (12) annehmen; d) Entfernen der Maske (3) nach dem Verfahrensschritt (c), um die übrige Oberfläche des Silizium-Halbleitersubstrats (1, 2) freizulegen bzw. zu exponieren; e) Thermisches Oxidieren der Silizium-Halbleiterschicht (10) und der übrigen Oberfläche, um eine Oxidschicht (5) auszubilden und die Kante der Aussparung (4) abzurunden; und f) Verlegen eines Leiters (6) an zumindest der Oxidschicht (5) in der Aussparung (4).
  2. Verfahren gemäß Anspruch 1, wobei: das Silizium-Halbleitersubstrat (1, 2) einen Bereich (1) eines ersten Leitfähigkeitstyps und eine Schicht (2) eines zweiten Leitfähigkeitstyps auf dem Bereich (1) des ersten Leitfähigkeitstyps aufweist, wobei der zweite Leitfähigkeitstyp entgegengesetzt dem ersten Leitfähigkeitstyp ist; und wobei ein Diffusionsbereich (7) vom ersten Leitfähigkeitstyp in der an die Aussparung (4) angrenzenden Diffusionsschicht (2) ausgebildet wird.
  3. Verfahren gemäß Anspruch 1 und 2, dadurch gekennzeichnet, dass eine Wärmebehandlung nach dem Verfahrensschritt c) des selektiven, epitaxialen Ziehens der Silizium-Halbleiterschicht (10) auf dem Silizium-Halbleitersubstrat und vor dem Verfahrensschritt d) des Entfernens der Maske (3) durchgeführt wird.
  4. Verfahren gemäß Anspruch 3, dadurch gekennzeichnet, dass bei der Wärmebehandlung Inertgas bei 800°C oder höher verwendet wird.
  5. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, dass die auf der inneren Wandoberfläche der Aussparung ausgebildete Halbleiterschicht (10) mittels der thermischen Oxidation vollständig oxidiert wird.
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