DE3540422C2

DE3540422C2 - Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen

Info

Publication number: DE3540422C2
Application number: DE3540422A
Authority: DE
Inventors: Daniele Cantarelli; Giuseppe Crisenza; Pierangelo Pansana
Original assignee: SGS Microelettronica SpA
Current assignee: STMicroelectronics SRL
Priority date: 1984-11-26
Filing date: 1985-11-14
Publication date: 2001-04-26
Anticipated expiration: 2005-11-15
Also published as: NL193394C; IT1213249B; US4719184A; IT8423737A0; DE3540422A1; GB2167602A; JPS61131488A; NL193394B; GB8526959D0; FR2573920A1; JP2525144B2; GB2167602B; FR2573920B1; NL8503197A

Description

Die Erfindung betrifft ein Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicher zellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen.

Es gibt nicht-flüchtige Speicherzellen, sowohl EPROM als E²-PROM, die eine erste und eine zweite Polysilicium schicht aufweisen, die auf einem einkristallinen Sili ciumsubstrat mit geeignet dotierten aktiven Zonen über einanderliegen. Die erste Siliciumschicht, die dem Substrat näher liegt, bildet das Floating-Gate der Speicherzelle, während die weiter von dem Substrat ent fernte zweite Schicht das Steuergate der Zelle darstellt. Zwischen den beiden genannten Schichten befindet sich Siliciumoxid mit dielektrischen Funktionen, während zwischen der ersten Polysiliciumschicht und dem einkri stallinen Siliciumsubstrat Gateoxid liegt. Die zwei Polysiliciumschichten können nach Wunsch miteinander ausgerichtet sein, d. h. selbst-ausgerichtet sein.

Ferner ist das Herstellungsverfahren bekannt, das die Bildung integrierter Strukturen mit mehreren, Seite an Seite angeordneten Speicherzellen mit selbst-ausgerich teten Schichten und dazugehörigen Transistoren erfordert.

Bei den derzeit verwendeten Verfahren erfolgt die Selbst- Ausrichtung der beiden Polysiliciumschichten durch aufeinanderfolgende Verwendung zweier unterschiedlicher Masken, die erste Maske zum Ätzen der zweiten Schicht, und die zweite Maske zum nachfolgenden Ätzen der ersten Schicht. Die Verwendung zweier Masken führt zu Kosten problemen, aber darüberhinaus ist es während des Ätzens der ersten Schicht wichtig, ein unerwünschtes Eingraben in die dotierten Zonen und die damit einhergehende Schädigung dieser Zonen zu vermeiden.

Aus der Druckschrift JP 57-112065 (A) ist ein Verfahren zum Herstellen eines EPROM- Speichers bekannt, wobei ein Einschicht-Bereich und eine obere Schicht eines Doppelschicht-Bereiches einer polykristallinen Siliziumschicht mit einem Muster versehen werden. Aus dieser Druckschrift ist insbesondere kein Verfahren bekannt, bei dem eine dielektrische Oxidschicht auf der gesamten Struktur durch Wachstum erzeugt wird. Auch wird darin nicht gelehrt, eine zweite polykristalline Siliziumschicht auf der gesamten Struktur aufzubringen. Schließlich ist der genannten Druckschrift nicht zu entnehmen, die dielektrische Oxidschicht aus den Transistorbereichen zu entfernen, bevor die zweite polykristalline Siliziumschicht aufgebracht wird. Aus der Druckschrift US-A-4,373,249 ist ein Verfahren zum Her stellen eines EPROM-Speichers bekannt. Aus dieser Entgegenhaltung ist es insbesondere bekannt, eine polykristalline Siliziumschicht selektiv mit einem Muster zu versehen, um dadurch Verbindungsschichten zum ge genseitigen Verbinden der peripheren Transistoren mit einem Offset- Gateelektrode für einen Transistor des MOS-Typs zu erzeugen. Aus der Druckschrift GB-A-2,109,994 ist ein Verfahren zum Herstellen integrier ter Strukturen mit nichtflüchtigen Speicherzellen bekannt. Auch aus der Druckschrift GB-A-2,081,012 ist ein Verfahren zum Herstellen integrier ter Strukturen mit nichtflüchtigen Speicherzellen bekannt. Aus der Druckschrift GB-A-2,129,614 ist ein Verfahren zur Herstellung integrier ter Strukturen mit MOS-Transistoren bekannt, bei dem tiefe Kontaktzo nen gebildet werden, indem aus den für die Kontaktzonen vorgesehenen Bereichen während des Entfernens des dielektrischen Oxids aus den Transistorbereichen das dielektrische Oxid entfernt wird, und die Zweite polykristalline Siliziumschicht aufgebracht wird.

Mit den derzeitigen Herstellungsverfahren wird in der Polysiliciumschicht getrennt von dem monokristallinen Siliciumsubstrat durch das gleiche Oxid, welches die dielektrische Funktion zwischen den beiden übereinander liegenden Schichten von Speicherzellen übernimmt, ein Transistor gebildet. Dies bringt die Verwendung von Zwischenschicht-Oxid mit sich, dessen Kennwerte besser als notwendig sind, das aber für den Transistor, der ein Oxid hoher Qualität benötigt, unerlässlich ist.

Der Erfindung liegt daher die Aufgabe zugrunde, ein die obigen Nachteile vermeidendes oder milderndes Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst- ausgerichtete Siliziumschichten und dazugehörige Transistoren aufweisen, zu schaffen, bei dem eine Maske eingespart wird.

Diese Aufgabe wird erfindungsgemäß durch die im Patent anspruch 1 angegebenen Verfahrensschritte gelöst.

In anderen Worten: das erfindungsgemäße Verfahren bedingt die Verwendung einer einzigen Maske für das anschließende Ätzen der zweiten und der ersten polykristallinen Sili ciumschicht. Das heißt, das Verfahren spart im Vergleich zum herkömmlichen Verfahren eine Maske ein. Dies deshalb, weil das Ätzen der zweiten Polysiliciumschicht das Gateoxid zum Schutz der aktiven Zonen stehenläßt.

Außerdem wird der Transistorbereich aus einer Polysili ciumschicht gebildet, die einem Gateoxid überlagert ist, und nicht einem Oxid, das z. B. zwischen den beiden Poly siliciumschichten liegt. Hierdurch ist es möglich, als Transistor-Oxid ein anderes und besser geeignetes Oxid auszuwählen als das zwischen den beiden genannten Schich ten.

Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnung näher erläutert. Die Fig. 1 bis 9 zeigen eine Teil-Querschnittansicht einer nach dem erfin dungsgemäßen Verfahren hergestellten Struktur, wobei die einzelnen Figuren die einzelnen Verfahrensschritte veran schaulichen.

Das in der Zeichnung dargestellte Verfahren sieht zunächst vor, auf einem einkristallinen Siliciumsubstrat 1 mit Hilfe des üblichen Planoxverfahrens Isolierzonen 2 mit positiver Dotierung zu schaffen, die von Feldoxid 3 geschützt werden (Fig. 1).

Auf der gesamten Struktur wird durch Wachstum Gateoxid 4 gebildet (Fig. 2), dessen Dicke zwischen 5 und 10 nm bei E²PROM-Zellen oder zwischen 15 und 40 nm für EPROM- Zellen liegen kann. Diejenigen Bereiche, die die Transis toren und Speicherzellen bilden sollen, werden durch "+"- Typ-Implantation und entsprechende Maskierungen dotiert.

Anschließend wird eine erste polykristalline Silicium schicht (Polysiliciumschicht) 5 (siehe Fig. 3) aufge bracht, die die Floating-Gates der Speicherzelle bilden soll. Die Dicke der Schicht kann zwischen 150 nm und 300 nm liegen. Die Schicht wird durch Implantation von P- oder As-Ionen oder mit POCl₃ dotiert. Die Dotierung ist in Fig. 3 durch einen von "-"-Zeichen begleitetem Pfeil F angedeutet.

Durch geeignete Maskierung wird die Polysiliciumschicht 5 an den Seiten des zukünftigen Speicherzellenbereichs 6 und des Transistorbereichs 7 entfernt, wie in Fig. 4 gezeigt ist. Das Entfernen des Materials erstreckt sich außerdem auf die tiefen Kontaktzonen 8.

Auf der gesamten Struktur wird dann durch Wachstum eine Oxidschicht 9 gebildet, die als Dielektrikum zwischen den beiden Gates der Speicherzelle fungiert (Fig. 5). Die Dicke kann zwischen 20 und 60 nm liegen. Anstelle der durch Wachstum gebildeten Schicht oder zusätzlich dazu kann eine weitere dielektrische Schicht niedergeschlagen werden.

Durch geeignete Maskierung wird das dielektrische Oxid 9 aus den Transistorbereichen entfernt, und das Gateoxid 4 wird außerdem aus den tiefen Kontaktzonen 8 entfernt (Fig. 6). Nach diesem Vorgang, der mit der gleichen Maske durchgeführt wird, mit der auch die tiefen Kontaktzonen bei dem herkömmlichen Verfahren gebildet werden, ist das dielektrische Oxid 9 nur noch in den Zellenbereichen 6 über den Floating-Gates vorhanden.

Dann wird auf der gesamten Fläche eine zweite Polysili ciumschicht 11 niedergeschlagen (Fig. 7), die als das Steuergate der Speicherzellen 6 und der dazugehörigen Transistoren 7 fungiert. Diese Siliciumschicht, deren Dicke zwischen 30 und 500 nm liegen kann, wird negativ dotiert, und dadurch erhält man einen direkten Kontakt mit dem einkristallinen Silicium in den Bereichen 10 der tiefen Kontakte 8 sowie mit der ersten Siliciumschicht 5 des Transistors 7, während eine Schicht des dielektri schen Oxids 9 zwischen den beiden Siliciumschichten 11 und 5 in den Speicherzellen 6 verbleibt.

Schließlich wird eine Schutzmaske 12 für die Zellen-, die Transistor- und die tiefen Kontaktzonen aufgebracht, und die zweite Siliciumschicht 11 wird geätzt, bis das zwischen den beiden Siliciumschichten 11 und 5 liegende dielektrische Oxid 9 freiliegt. Das Ätzen wird auf dem dielektrischen Oxid solange durchgeführt, bis die erste Siliciumschicht 5 erreicht ist. Die Struktur hat nun den in Fig. 8 dargestellten Aufbau.

Durch weiteres Ätzen entfernt man dann die erste Sili ciumschicht 5 an den Seiten der maskierten Zonen der Zellen und Transistorbereiche, und das Gateoxid 4 an den Seiten der genannten Zone wird derart entfernt, daß die Bereiche 13 und 14 freiliegen, die nach negativer Dotie rung die Source- und Drain-Zonen der Speicherzelle 6 und des Transistors 7 werden. Die endgültige Struktur mit drei Speicherzellen 6 mit selbstausgerichteten Schichten 11 und 5, einem Transistor 7 und einem tiefen Kontakt 8 ist beispielhaft in Fig. 9 dargestellt.

Claims

1. Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliziumschichten und da zugehörige Transistoren aufweisen, mit folgenden Schritten:

a) Bilden aktiver Zonen auf einem einkristallinen Siliziumsubstrat (1) mit Hilfe eines Planoxverfahrens,
b) Aufwachsen einer Gateoxidschicht (4) auf der gesamten Sub stratstruktur,
c) Aufbringen und Dotieren einer ersten polykristallinen Silizium schicht (5),
d) Maskieren der ersten polykristallinen Siliziumschicht (5) und deren Entfernung an den Seiten von Speicherzellenbereichen,
e) Erzeugen einer dielektrischen Oxidschicht (9) auf der gesamten Struktur durch Wachstum,
f) Aufbringen einer zweiten polykristallinen Siliziumschicht (11) auf der gesamten Struktur,
g) Maskieren und Ätzen der zweiten polykristallinen Silizium schicht (11) und des dielektrischen Oxids (9) sowie hernach der ersten Polysiliziumschicht (5) und des Gateoxids (4) an den Seiten der Speicherzellenbereiche und der Transistorbereiche, bis die Drain- und Source-Bereiche des Substrates (1) freigelegt sind,

dadurch gekennzeichnet, daß

a) das Maskieren und Entfernen der ersten polykristallinen Silizi umschicht (5) in Schritt d) derart ausgeführt wird, so daß in den Transistorbereichen die erste polykristalline Siliziumschicht (5) und das darunterliegende Gateoxid (4) erhalten bleiben,
b) das in Schritt e) in den Transistorbereichen gewachsene dielek trische Oxid (9) vor dem Aufbringen der zweiten polykristalli nen Siliziumschicht (11) entfernt wird,
c) der Schritt g) unter Verwendung einer Maske für beide Polysi lizium-Schichten (5, 11) ausgeführt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß tiefe Kontaktzonen gebildet werden, indem

a) das dielektrische Oxid (9) und das Gateoxid (4) aus den für das Bilden tiefer Kontakte vorgesehenen Bereichen gleichzeitig mit der Entfernung des dielektrischen Oxids (9) aus den Transistor bereichen entfernt werden,
b) die zweite polykristalline Siliziumschicht (11) an den Bereichen der tiefen Kontakte während des Schrittes g) belassen bleibt.