JP2525144B2 - 不揮発性メモリセル及び関連トランジスタを含む集積構造体の製造方法 - Google Patents
不揮発性メモリセル及び関連トランジスタを含む集積構造体の製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 本発明は、自己整合ケイ素層を有する不揮発性メモリ
セル及び関連トランジスタを含む集積構造体の製造方法
に係る。
セル及び関連トランジスタを含む集積構造体の製造方法
に係る。
EPROMもE2PROMも含めた不揮発性メモリセルで周知の
ものは、適宜ドープした活性領域を有する単結晶質基板
上に重合した、第１層と第２層の多結晶質ケイ素を含ん
でいる。基板に近い方にある第１ケイ素層は、メモリセ
ルの浮動ゲートを構成しており、基板から遠い方にある
第２ケイ素層は、前記セルの制御ゲートを構成してい
る。誘電機能をもつケイ素酸化物を前述の２層の間に介
在させる一方、第１多結晶質ケイ素層と単結晶質ケイ素
基板との間にはゲート酸化物を挟んでいる。これら２つ
の多結晶質ケイ素層は、必要に応じて共に整合しても良
い。すなわち一般に言われる自己整合をさせても良い。
ものは、適宜ドープした活性領域を有する単結晶質基板
上に重合した、第１層と第２層の多結晶質ケイ素を含ん
でいる。基板に近い方にある第１ケイ素層は、メモリセ
ルの浮動ゲートを構成しており、基板から遠い方にある
第２ケイ素層は、前記セルの制御ゲートを構成してい
る。誘電機能をもつケイ素酸化物を前述の２層の間に介
在させる一方、第１多結晶質ケイ素層と単結晶質ケイ素
基板との間にはゲート酸化物を挟んでいる。これら２つ
の多結晶質ケイ素層は、必要に応じて共に整合しても良
い。すなわち一般に言われる自己整合をさせても良い。
自己整合した層を有するメモリセルを数個横に並べた
ものと関連トランジスタを備えた集積構造の形成を必要
とする製造技術についても周知となっている。
ものと関連トランジスタを備えた集積構造の形成を必要
とする製造技術についても周知となっている。
現在実施されている前記技術によると、２つの異なる
マスク、すなわち１つめは第２層のエッチング用、２つ
めは次に行う第１層のエッチング用と、２種類のマスク
を順次用いることによって、２つの多結晶質ケイ素層の
自己整合が保証されている。２種類のマスクを用いる結
果、コスト上の問題が生じるが、第１層のエッチング中
に、ドープ領域が不要なディギング効果を受けて、損傷
することのないようにすることも重要な問題である。
マスク、すなわち１つめは第２層のエッチング用、２つ
めは次に行う第１層のエッチング用と、２種類のマスク
を順次用いることによって、２つの多結晶質ケイ素層の
自己整合が保証されている。２種類のマスクを用いる結
果、コスト上の問題が生じるが、第１層のエッチング中
に、ドープ領域が不要なディギング効果を受けて、損傷
することのないようにすることも重要な問題である。
現在の製造技術では、メモリセルの２つの重合層の間
で誘電機能を果すのと同じ酸化物によって単結晶質ケイ
素基板から分離されている多結晶質ケイ素層を用いてト
ランジスタを形成していることについても考えてみる必
要がある。この場合必要以上に優れた特性を有する酸化
物が層間にも使用されることになるわけだが、トランジ
スタに優れた品質の酸化物が必要である以上、止むを得
ないことである。
で誘電機能を果すのと同じ酸化物によって単結晶質ケイ
素基板から分離されている多結晶質ケイ素層を用いてト
ランジスタを形成していることについても考えてみる必
要がある。この場合必要以上に優れた特性を有する酸化
物が層間にも使用されることになるわけだが、トランジ
スタに優れた品質の酸化物が必要である以上、止むを得
ないことである。
従って本発明の目的は、自己整合させたケイ素層を有
する不揮発性メモリセルと関連トランジスタの製造方法
でも、マスクを１つ省くと同時にメモリセルの２層の多
結晶質ケイ素の間に挟んだ酸化物とは異なる酸化物を用
いてトランジスタを構成する方法を達成することであ
る。
する不揮発性メモリセルと関連トランジスタの製造方法
でも、マスクを１つ省くと同時にメモリセルの２層の多
結晶質ケイ素の間に挟んだ酸化物とは異なる酸化物を用
いてトランジスタを構成する方法を達成することであ
る。
前記目的を達成するための本発明に係る不揮発性メモ
リセル及び関連トランジスタを含む集積構造体の製造方
法は、（ａ）プラノックス法により単結晶質ケイ素基板
上に活性領域を形成する工程、（ｂ）この基板構造体の
全面にゲート酸化物層を成長させる工程、（ｃ）第１多
結晶ケイ素層の堆積とドーピングを行う工程、（ｄ）後
にメモリセルを構成することになる領域と後に関連トラ
ンジスタを構成することになる領域の両側で第１多結晶
質ケイ素層のマスキングと除去を行う工程、（ｅ）誘電
性酸化物層を成長させる工程、（ｆ）第２多結晶質ケイ
素層を堆積させる工程、（ｇ）後にメモリセルを構成す
ることになる領域と後に関連トランジスタを構成するこ
とになる領域の両側で、第２多結晶質ケイ素層と誘電性
酸化物と第１多結晶質ケイ素層とゲート酸化物のマスキ
ングを行い、基板のドレインとソース領域が露出するま
で整合エッチングを行う工程を含み、前記工程（ｅ）に
おいて成長させた誘電性酸化物は、第２多結晶質ケイ素
層の堆積の前に、後に関連トランジスタを構成すること
になる領域から完全に除去されることを特徴とするもの
である。
リセル及び関連トランジスタを含む集積構造体の製造方
法は、（ａ）プラノックス法により単結晶質ケイ素基板
上に活性領域を形成する工程、（ｂ）この基板構造体の
全面にゲート酸化物層を成長させる工程、（ｃ）第１多
結晶ケイ素層の堆積とドーピングを行う工程、（ｄ）後
にメモリセルを構成することになる領域と後に関連トラ
ンジスタを構成することになる領域の両側で第１多結晶
質ケイ素層のマスキングと除去を行う工程、（ｅ）誘電
性酸化物層を成長させる工程、（ｆ）第２多結晶質ケイ
素層を堆積させる工程、（ｇ）後にメモリセルを構成す
ることになる領域と後に関連トランジスタを構成するこ
とになる領域の両側で、第２多結晶質ケイ素層と誘電性
酸化物と第１多結晶質ケイ素層とゲート酸化物のマスキ
ングを行い、基板のドレインとソース領域が露出するま
で整合エッチングを行う工程を含み、前記工程（ｅ）に
おいて成長させた誘電性酸化物は、第２多結晶質ケイ素
層の堆積の前に、後に関連トランジスタを構成すること
になる領域から完全に除去されることを特徴とするもの
である。
換言すると、本発明による方法では、第２多結晶質ケ
イ素層と第１多結晶質ケイ素層を連続的にエッチングす
るために使用する必要のあるマスクが１つだけであり、
つまり従来の方法に比べてマスクを１つ省けるというこ
とである。これは、第２多結晶質ケイ素のエッチングの
際、ゲート酸化物に活性領域を保護させておくという事
実による。
イ素層と第１多結晶質ケイ素層を連続的にエッチングす
るために使用する必要のあるマスクが１つだけであり、
つまり従来の方法に比べてマスクを１つ省けるというこ
とである。これは、第２多結晶質ケイ素のエッチングの
際、ゲート酸化物に活性領域を保護させておくという事
実による。
さらに、トランジスタ領域は２つの多結晶質ケイ素に
挟まれている様な酸化物の上ではなく、ゲート酸化物上
に重合された多結晶質ケイ素層で形成されている。これ
によって、前述の２層の間にある酸化物とは種類の異な
る、またそれよりも良く適合したトランジスタ酸化物を
選択することが可能となっている。
挟まれている様な酸化物の上ではなく、ゲート酸化物上
に重合された多結晶質ケイ素層で形成されている。これ
によって、前述の２層の間にある酸化物とは種類の異な
る、またそれよりも良く適合したトランジスタ酸化物を
選択することが可能となっている。
また、前記工程（ｅ）において、誘電性酸化物層を関
連トランジスタの領域から完全に除去することにより、
関連トランジスタの第１多結晶質ケイ素層と第２多結晶
質ケイ素層は、相互に全面で接触することになる。これ
は、従来、第１多結晶質ケイ素層と第２多結晶質ケイ素
層を電気的に接続するために、関連トランジスタの幅よ
りも小幅の開口を誘電性酸化物層に形成していた工程を
廃止し、その結果、この開口の位置を関連トランジスタ
の位置に整合させるための許容差を考慮する必要が無く
なったことにより、関連トランジスタの幅を可及的に小
幅とすることが可能となり、延いては集積度の向上を図
り得ることを意味している。
連トランジスタの領域から完全に除去することにより、
関連トランジスタの第１多結晶質ケイ素層と第２多結晶
質ケイ素層は、相互に全面で接触することになる。これ
は、従来、第１多結晶質ケイ素層と第２多結晶質ケイ素
層を電気的に接続するために、関連トランジスタの幅よ
りも小幅の開口を誘電性酸化物層に形成していた工程を
廃止し、その結果、この開口の位置を関連トランジスタ
の位置に整合させるための許容差を考慮する必要が無く
なったことにより、関連トランジスタの幅を可及的に小
幅とすることが可能となり、延いては集積度の向上を図
り得ることを意味している。
本発明の特徴については、添付図面を参照することに
よって、より良く理解できよう。
よって、より良く理解できよう。
図面中に図解された方法ではまず第１に、正にドーピ
ングされておりかつフィールド酸化物３により保護され
ている絶縁領域２を通常のプラノックス法によって、単
結晶質ケイ素基板１の上に形成することが必要となる
（第１図）。
ングされておりかつフィールド酸化物３により保護され
ている絶縁領域２を通常のプラノックス法によって、単
結晶質ケイ素基板１の上に形成することが必要となる
（第１図）。
構造の全表面にゲート酸化物４を成長させる（第２
図）。その厚さは、E2PROMセルについては50〜100Å、E
PROMセルについては150〜400Åである。トランジスタ及
びメモリセルを構成するべき領域を“＋”形注入と関係
マスクによってドープする。
図）。その厚さは、E2PROMセルについては50〜100Å、E
PROMセルについては150〜400Åである。トランジスタ及
びメモリセルを構成するべき領域を“＋”形注入と関係
マスクによってドープする。
続いて、メモリセルの浮動ゲートを形成するべき第１
多結晶質ケイ素層５（第３図）を堆積する。前記層の厚
さは1500Åから3000Åの間で変動して良い。前記層をＰ
またはAsイオンを注入するか、またはPOCl3を用いてド
ープするドーピング動作を第３図中、“−”符号と共に
矢印Ｆで示す。
多結晶質ケイ素層５（第３図）を堆積する。前記層の厚
さは1500Åから3000Åの間で変動して良い。前記層をＰ
またはAsイオンを注入するか、またはPOCl3を用いてド
ープするドーピング動作を第３図中、“−”符号と共に
矢印Ｆで示す。
適当なマスクを施すことにより、第４図に示すよう
に、将来メモリセルとなる領域６とトランジスタとなる
領域７の両側において、前記多結晶質ケイ素層５を除去
する。領域８にも拡大して除去を行う。
に、将来メモリセルとなる領域６とトランジスタとなる
領域７の両側において、前記多結晶質ケイ素層５を除去
する。領域８にも拡大して除去を行う。
次いでこの全面に、メモリセルの２つのゲート間で誘
電体として作用することになる酸化物層９を成長させる
（第５図）。厚さは200Åから600Åの間で良い。これを
成長する代わりに、あるいはこれを成長させた後さら
に、別の誘電体層を堆積しても良い。
電体として作用することになる酸化物層９を成長させる
（第５図）。厚さは200Åから600Åの間で良い。これを
成長する代わりに、あるいはこれを成長させた後さら
に、別の誘電体層を堆積しても良い。
適当なマスクを施して、トランジスタ領域の誘電性酸
化物９を除去すると共に、領域８のゲート酸化物４も除
去する（第６図）。この動作は将来の方法で、後に第２
多結晶質ケイ素層11と基板１との間に直接接点を形成す
ることになる領域の形成に用いるマスクと同じものを用
いて行う。この動作を終了した後では、浮動ゲートの上
にあるセル領域６にのみ、誘電性酸化物９が残る。
化物９を除去すると共に、領域８のゲート酸化物４も除
去する（第６図）。この動作は将来の方法で、後に第２
多結晶質ケイ素層11と基板１との間に直接接点を形成す
ることになる領域の形成に用いるマスクと同じものを用
いて行う。この動作を終了した後では、浮動ゲートの上
にあるセル領域６にのみ、誘電性酸化物９が残る。
次にその全面に、メモリセル６と関連トランジスタ７
の制御ゲートとして機能することになる第２多結晶質ケ
イ素層11（第７図）を堆積する。このケイ素の厚さは30
0Åから5000Åの間で良いが、これを“−”にドープす
ることによって、メモリセル６の２つのケイ素層11,5の
間に誘電性酸化物９を挟んだままで、前記第２多結晶質
ケイ素層11を、この第２多結晶質ケイ素層11から、
“−”ドーピングを受けた領域８の基板部分10における
単結晶質ケイ素基板１及びトランジスタ７の第１ケイ素
層５と直接接触させることができる。
の制御ゲートとして機能することになる第２多結晶質ケ
イ素層11（第７図）を堆積する。このケイ素の厚さは30
0Åから5000Åの間で良いが、これを“−”にドープす
ることによって、メモリセル６の２つのケイ素層11,5の
間に誘電性酸化物９を挟んだままで、前記第２多結晶質
ケイ素層11を、この第２多結晶質ケイ素層11から、
“−”ドーピングを受けた領域８の基板部分10における
単結晶質ケイ素基板１及びトランジスタ７の第１ケイ素
層５と直接接触させることができる。
最後に領域６、７、８用の保護マスク12を施して、２
つのケイ素層11,5の間に挟まれた誘電性酸化物９が露出
するところまで、第２ケイ素層11をエッチングする。誘
電性酸化物９の上では、第１ケイ素層５に達するまでエ
ッチングを続ける。この時点で構造体は第８図に示した
ような状態になる。
つのケイ素層11,5の間に挟まれた誘電性酸化物９が露出
するところまで、第２ケイ素層11をエッチングする。誘
電性酸化物９の上では、第１ケイ素層５に達するまでエ
ッチングを続ける。この時点で構造体は第８図に示した
ような状態になる。
さらにエッチングを行って、セル及びトランジスタ領
域のマスクされた区域の両側で第１ケイ素層５を除去す
る。また、負にドープした後メモリセル６及びトランジ
スタ７のソース領域及びドレン領域となる領域13,14を
露出させるべく、前述の区域の両側にあるゲート酸化物
４も除去する。一例として、自己整合した層11,5を有す
る３つのメモリセル６と、１つのトランジスタ７と、第
２多結晶質ケイ素層11と基板の拡散領域10との間に１つ
の直接接点８とを備えた最終的な構造を第９図に示す。
域のマスクされた区域の両側で第１ケイ素層５を除去す
る。また、負にドープした後メモリセル６及びトランジ
スタ７のソース領域及びドレン領域となる領域13,14を
露出させるべく、前述の区域の両側にあるゲート酸化物
４も除去する。一例として、自己整合した層11,5を有す
る３つのメモリセル６と、１つのトランジスタ７と、第
２多結晶質ケイ素層11と基板の拡散領域10との間に１つ
の直接接点８とを備えた最終的な構造を第９図に示す。
第１〜９図は、本発明による方法のいろいろな段階を示
す説明図である。 １……単結晶質ケイ素基板、２……活性領域、３……フ
ィールド酸化物、４……ゲート酸化物層、５……第１多
結晶質ケイ素層、６……メモリセル、７……トランジス
タ、８……直接接点、９……誘電性酸化物層、11……第
２多結晶質ケイ素層。
す説明図である。 １……単結晶質ケイ素基板、２……活性領域、３……フ
ィールド酸化物、４……ゲート酸化物層、５……第１多
結晶質ケイ素層、６……メモリセル、７……トランジス
タ、８……直接接点、９……誘電性酸化物層、11……第
２多結晶質ケイ素層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピエランジエロ・パンサナ イタリア共和国、20053 ムツジオ（ミ ラノ）、ヴイア・リコストルシオーネ、 40／ビ (56)参考文献 特開 昭55−91877（ＪＰ，Ａ) 特開 昭59−74677（ＪＰ，Ａ) 特開 昭58−199556（ＪＰ，Ａ)
Claims (2)
- 【請求項１】（ａ）プラノックス法により単結晶質ケイ
素基板上に活性領域を形成する工程、（ｂ）この基板構
造体の全面にゲート酸化物層を成長させる工程、（ｃ）
第１多結晶質ケイ素層の堆積とドーピングを行う工程、
（ｄ）後にメモリセルを構成することになる領域と後に
関連トランジスタを構成することになる領域の両側で第
１多結晶質ケイ素層のマスキングと除去を行う工程、
（ｅ）誘電性酸化物層を成長させる工程、（ｆ）第２多
結晶質ケイ素層を堆積させる工程、（ｇ）後にメモリセ
ルを構成することになる領域と後に関連トランジスタを
構成することになる領域の両側で、第２多結晶質ケイ素
層と誘電性酸化物と第１多結晶質ケイ素層とゲート酸化
物のマスキングを行い、基板のドレインとソース領域が
露出するまで整合エッチングを行う工程を含み、前記工
程（ｅ）において成長させた誘電性酸化物は、第２多結
晶質ケイ素層の堆積の前に、後に関連トランジスタを構
成することになる領域から完全に除去されることを特徴
とする不揮発性メモリセル及び関連トランジスタを含む
集積構造体の製造方法。 - 【請求項２】前記第２多結晶質ケイ素層と基板との間に
直接接点を形成することを含み、この直接接点は、後に
関連トランジスタを構成することになる領域から前記誘
電性酸化物を除去するのと同時に、後に直接接点を構成
することになる領域から誘電性酸化物とゲート酸化物を
除去することによって形成され、工程（ｇ）の間に後に
直接接点を構成することになる領域において残った第２
多結晶質ケイ素層で形成されることを特徴とする特許請
求の範囲第１項記載の不揮発性メモリセル及び関連トラ
ンジスタを含む集積構造体の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT23737A/84 | 1984-11-26 | ||
| IT8423737A IT1213249B (it) | 1984-11-26 | 1984-11-26 | Processo per la fabbricazione distrutture integrate includenti celle di memoria non volatili con strati di silicio autoallineati ed associati transistori. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131488A JPS61131488A (ja) | 1986-06-19 |
| JP2525144B2 true JP2525144B2 (ja) | 1996-08-14 |
Family
ID=11209566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60259941A Expired - Fee Related JP2525144B2 (ja) | 1984-11-26 | 1985-11-21 | 不揮発性メモリセル及び関連トランジスタを含む集積構造体の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4719184A (ja) |
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