JPS5837701B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5837701B2 JPS5837701B2 JP55187276A JP18727680A JPS5837701B2 JP S5837701 B2 JPS5837701 B2 JP S5837701B2 JP 55187276 A JP55187276 A JP 55187276A JP 18727680 A JP18727680 A JP 18727680A JP S5837701 B2 JPS5837701 B2 JP S5837701B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Description
【発明の詳細な説明】
本発明はＥＦＲＯＭ等の２層の多結晶シリコン膜を同一
レジストパターンをマスクにしてパターニングする工程
を有する半導体装置の製造方法に関するものである。
レジストパターンをマスクにしてパターニングする工程
を有する半導体装置の製造方法に関するものである。
図面の断面図により２層の多結晶シリコン膜を同一レジ
ストハターンをマスクにしてパターニングする工程につ
いて説明する。
ストハターンをマスクにしてパターニングする工程につ
いて説明する。
フローテイングゲートとコントロールゲートを有するＥ
ＰＲ，ＯＭは周知の様に２層の多結晶シリコン膜の構造
で、同一パターンに形成される。
ＰＲ，ＯＭは周知の様に２層の多結晶シリコン膜の構造
で、同一パターンに形成される。
一方その周辺回路部では通常のＭＯＳ型トランジスタで
あるため２層構造をとっていない。
あるため２層構造をとっていない。
図面の左側１００は２層構造のメモリ部である第１の領
域、右側２００は周辺回路部で第２の領域である。
域、右側２００は周辺回路部で第２の領域である。
１は半導体基板で表面に図示していない種々の処理が施
こされている。
こされている。
２１は第１の被処理膜で、第１のポリシリコンよりなり
、メモリ部１００ではフローテイングゲート、周辺回路
部ではゲートに該当する。
、メモリ部１００ではフローテイングゲート、周辺回路
部ではゲートに該当する。
３は絶縁膜。２２は第２の被処理膜で、第１の領域であ
るメモリ部１００にのみ形成されのちにコントロールゲ
ートとなる第２のポリシリコン膜である。
るメモリ部１００にのみ形成されのちにコントロールゲ
ートとなる第２のポリシリコン膜である。
従来の一般的なバターニング工程では、１ずメモリ部１
００と周辺回路部２００上に第２のレジスト膜４２を塗
布しパターニングし、それをマスクにして第２のポリシ
リフン膜２２をパターニングする。
００と周辺回路部２００上に第２のレジスト膜４２を塗
布しパターニングし、それをマスクにして第２のポリシ
リフン膜２２をパターニングする。
これによりメモリ部１００ではコントロールゲート、周
辺回路部２００ではゲートがパターニングされたことに
なる。
辺回路部２００ではゲートがパターニングされたことに
なる。
さらに次にコントロールゲート２２と同一の形状にフロ
ティングゲートとなる第１のポリシリコン膜２１をパタ
ーニングするために、第１のレジスト膜４１を塗布して
周辺回路部２００を被覆したのち、第２のレジスト膜４
２をマスクにして第１のポリシリコン膜２１をパターニ
ングする。
ティングゲートとなる第１のポリシリコン膜２１をパタ
ーニングするために、第１のレジスト膜４１を塗布して
周辺回路部２００を被覆したのち、第２のレジスト膜４
２をマスクにして第１のポリシリコン膜２１をパターニ
ングする。
そこで従来問題となったのは次の２点である。
１ず第１に、第１のレジスト膜４１の処理（現像等）が
う１く行かなかった場合、第１のレジスト膜４１は第２
のレジスト膜４２と同一のレジストを使用していたため
、第１のレジスト膜４１のみをとり除くことができなか
った。
う１く行かなかった場合、第１のレジスト膜４１は第２
のレジスト膜４２と同一のレジストを使用していたため
、第１のレジスト膜４１のみをとり除くことができなか
った。
これは再処理のために、再位置合せが困難な第２のレジ
スト膜４２を除かないで第１のレジスト膜４１のみをと
り除くことが要求されることを意味している。
スト膜４２を除かないで第１のレジスト膜４１のみをと
り除くことが要求されることを意味している。
第２に、第２のレジスト膜４２をマスクにしてエッチン
グする場合、プラズマエッチング等を施こすことにより
、第２のレジスト膜４２表面がラジカル等により変質し
、その上に塗布される第１のレジスト膜４１のぬれが悪
くはじかれてし１うというどとがあった。
グする場合、プラズマエッチング等を施こすことにより
、第２のレジスト膜４２表面がラジカル等により変質し
、その上に塗布される第１のレジスト膜４１のぬれが悪
くはじかれてし１うというどとがあった。
上記の如き問題点は第１、第２のレジスト膜が共にネガ
型の同一のレジスト膜を使用していた事が原因であった
。
型の同一のレジスト膜を使用していた事が原因であった
。
そこで本発明は上記した問題を解決することを目的とす
るもので、その特徴は、半導体基板上の第１の領域に第
１の被処理膜を形成しさらに該第１の被処理膜上及び該
基板上の第２の領域に第２の被処理膜を形成する工程、
該第２の被処理膜上ニ所定パターンの第２のレジスト膜
を形成し該第２のレジスト膜をマスクにして前記第２の
被処理膜をパターニングする工程、該第２の領域上に第
１のレジスト膜を形成し該第２の領域上の該第２の被処
理膜及び第２のレジスト膜を被覆する工程、該第２のレ
ジスト膜をマスクにして該第１の被処理膜をパターニン
グする工程を有してなる半導体装置の製造方法において
、前記第１のレジスト膜と第２のレジスト膜とが異質の
ものであることにある。
るもので、その特徴は、半導体基板上の第１の領域に第
１の被処理膜を形成しさらに該第１の被処理膜上及び該
基板上の第２の領域に第２の被処理膜を形成する工程、
該第２の被処理膜上ニ所定パターンの第２のレジスト膜
を形成し該第２のレジスト膜をマスクにして前記第２の
被処理膜をパターニングする工程、該第２の領域上に第
１のレジスト膜を形成し該第２の領域上の該第２の被処
理膜及び第２のレジスト膜を被覆する工程、該第２のレ
ジスト膜をマスクにして該第１の被処理膜をパターニン
グする工程を有してなる半導体装置の製造方法において
、前記第１のレジスト膜と第２のレジスト膜とが異質の
ものであることにある。
ここで異質のものとは、例えば第１のレジスト膜として
通常使用されるポジ型レジスト膜、第２のレジスト膜と
してネガ型レジスト膜等である。
通常使用されるポジ型レジスト膜、第２のレジスト膜と
してネガ型レジスト膜等である。
さらにポジ型、ネガ型に係わらず、あるレジストを除去
する所定の除去液に対して除去されるレジストと除去さ
れないレジストであっても良い。
する所定の除去液に対して除去されるレジストと除去さ
れないレジストであっても良い。
この様に異質のレジストを第１、第２のレジス？膜に使
用すれば、前述した工程にち・いて、第１のレジスト膜
４１の処理のスの後、第２のレジスト膜４２はとり除か
ないで第１のレジスト膜４１のみをとり除いて再処理す
ることができる。
用すれば、前述した工程にち・いて、第１のレジスト膜
４１の処理のスの後、第２のレジスト膜４２はとり除か
ないで第１のレジスト膜４１のみをとり除いて再処理す
ることができる。
１たラジカル等により変質した第２のレジスト膜４２上
に、はじかれることなく第１のレジスト膜４１を塗布す
る事ができる。
に、はじかれることなく第１のレジスト膜４１を塗布す
る事ができる。
具体的な一実施例を以下に示す。
第２のレジスト膜として、一般のネガ型のレジストとし
て利用されるイソブレン系のゴムを主或分とする感光性
樹脂を使用した。
て利用されるイソブレン系のゴムを主或分とする感光性
樹脂を使用した。
市販のものとしてはＯＭＲ ＜東京応化製）である。
第１のレジスト膜としては、一般のポジ型のレジストと
して利用されるノボラック系の樹脂で、市販のものでＯ
ＦＰＲ（東京応化製）やＡＺ （シップレー社製）等を
使用した。
して利用されるノボラック系の樹脂で、市販のものでＯ
ＦＰＲ（東京応化製）やＡＺ （シップレー社製）等を
使用した。
そして第１のレジスト膜４１のポジ型レジストのみを除
去する場合、基板全面に光を照射しレジストの主鎖の切
断（露光）を生ぜしめ、その後アセトン系の現像液によ
り除去する。
去する場合、基板全面に光を照射しレジストの主鎖の切
断（露光）を生ぜしめ、その後アセトン系の現像液によ
り除去する。
な釦第２のレジスト膜４２はネガ型であるため光を照射
されても伺ら性質の変化はなく溶出されｉい。
されても伺ら性質の変化はなく溶出されｉい。
つ１り第２のレジスト膜４２にネガ型を、第１のレジス
ト膜４１にポジ型を使用すれば第１のレジスト膜４１の
みを除去したい場合好都合である。
ト膜４１にポジ型を使用すれば第１のレジスト膜４１の
みを除去したい場合好都合である。
以上説明した様に本発明によれば、前述した二層構造の
ポリシリコン等のパターニングで第１のレジスト膜につ
いて再処理が可能になり、１た第２のレジスト膜上の第
１のレジスト膜のぬれが良くなり製造歩留りは大幅に改
善される。
ポリシリコン等のパターニングで第１のレジスト膜につ
いて再処理が可能になり、１た第２のレジスト膜上の第
１のレジスト膜のぬれが良くなり製造歩留りは大幅に改
善される。
図面は２層の被処理膜を同一パターンにパターニングす
る場合の工程断面図である。 図中、１・・・半導体基板、２１・・・第１の被処理膜
、２２・・・第２の被処理膜、４１・・・第１のレジス
ト膜（ポジ型）、４２・・・第２のレジスト膜（ネガ型
）。
る場合の工程断面図である。 図中、１・・・半導体基板、２１・・・第１の被処理膜
、２２・・・第２の被処理膜、４１・・・第１のレジス
ト膜（ポジ型）、４２・・・第２のレジスト膜（ネガ型
）。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上の第１の領域に第１の被処理膜を形成
しさらに該第１の被処理膜上及び該基板上の第２の領域
に第２の被処理膜を形成する工程、該第２の被処理膜上
に所定パターンの第２のレジスト膜を形成し該第２のレ
ジスト膜をマスクにして前記第２の被処理膜をパターニ
ングする工程、該第２の領域上に第１のレジスト膜を形
成し該第２の領域上の該第２の被処理膜及び第２のレジ
スト膜を被覆する工程、該第２のレジスト膜をマスクに
して該第１の被処理膜をパターニングする工程を有して
なる半導体装置の製造方法において、前記第１のレジス
ト膜と第２のレジスト膜とが異質のものであることを特
徴とする半導体装置の製造方法。 ２ 前記第１のレジスト膜がポジ型のレジストで、前記
第２のレジスト膜がネガ型のレジストであることを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187276A JPS5837701B2 (ja) | 1980-12-29 | 1980-12-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187276A JPS5837701B2 (ja) | 1980-12-29 | 1980-12-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57112065A JPS57112065A (en) | 1982-07-12 |
| JPS5837701B2 true JPS5837701B2 (ja) | 1983-08-18 |
Family
ID=16203157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55187276A Expired JPS5837701B2 (ja) | 1980-12-29 | 1980-12-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837701B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1213249B (it) * | 1984-11-26 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione distrutture integrate includenti celle di memoria non volatili con strati di silicio autoallineati ed associati transistori. |
| FR2625608B1 (fr) * | 1988-01-04 | 1990-06-15 | Sgs Thomson Microelectronics | Procede de fabrication d'un circuit integre comprenant des elements a deux niveaux de grille |
-
1980
- 1980-12-29 JP JP55187276A patent/JPS5837701B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57112065A (en) | 1982-07-12 |
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