JPS6216536B2 - - Google Patents
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- Publication number
- JPS6216536B2 JPS6216536B2 JP56153239A JP15323981A JPS6216536B2 JP S6216536 B2 JPS6216536 B2 JP S6216536B2 JP 56153239 A JP56153239 A JP 56153239A JP 15323981 A JP15323981 A JP 15323981A JP S6216536 B2 JPS6216536 B2 JP S6216536B2
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- film
- pattern
- oxide film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
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- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Weting (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法にかかり、特
にフオトレジスト膜のパターン形成方法に関す
る。
にフオトレジスト膜のパターン形成方法に関す
る。
従来、半導体装置の製造方法のうち、フオトレ
ジスト膜を露光、現像しパターンを形成しこれを
マスクとして半導体基板を加工する方法が広く用
いられているが、シリコン窒化膜をマスクにして
厚いフイールド酸化膜を形成した構造のCMIS半
導体装置や紫外線消去型のEPROM等において、
二重にフオトレジストを塗布して、それぞれ塗布
後にパターニングし、半導体基板の加工を行なう
方法を用いる場合がある。このうち前者のCMIS
半導体装置の製造方法を例として、上記方法の説
明を行なう。
ジスト膜を露光、現像しパターンを形成しこれを
マスクとして半導体基板を加工する方法が広く用
いられているが、シリコン窒化膜をマスクにして
厚いフイールド酸化膜を形成した構造のCMIS半
導体装置や紫外線消去型のEPROM等において、
二重にフオトレジストを塗布して、それぞれ塗布
後にパターニングし、半導体基板の加工を行なう
方法を用いる場合がある。このうち前者のCMIS
半導体装置の製造方法を例として、上記方法の説
明を行なう。
第１図ａは、半導体基板１を酸化し、酸化膜２
を形成した後、フオトレジスト膜をマスクとして
酸化膜をエツチングし、さらに薄い酸化膜４を形
成した後に、ボロンのイオン注入を行ない、その
後に熱処理をして、半導体基板の３の部分にＰウ
エルを形成した図である。第１図ｂは前記ａ図の
酸化膜２を全面除去し、薄い酸化膜５を形成し、
フオトレジスト７のパターンをマスクとしてリン
をイオン注入した後、熱処理してＮウエル６を形
成した図である。第１図ｃは、前記ｂ図のフオト
レジスト７を除去した後に、窒化膜８を気相成長
法で成長し、フオトレジスト９を塗布し、これを
露光、現像しパターンを形成し、これをマスクと
して窒化膜８をエツチングした後の図である。第
１図ｄは、前記ｃ図のフオトレジスト膜９を残し
たまま、さらにフオトレジスト１０を塗布し、こ
れを露光、現像してパターン形成し、フオトレジ
スト９及び１０をマスクとしてボロンをイオン注
入して半導体装置の絶縁領域になるP+ボロン領
域１１を形成した図である。第１図ｅは前記ｄ図
のフオトレジスト９及び１０を除去し、窒化膜を
マスクとして基板に埋設せるフイールド酸化膜１
２を成長させた後に、窒化膜を除去し薄い酸化膜
も除去して、再びゲート部分の酸化膜１３を成長
した図である。
を形成した後、フオトレジスト膜をマスクとして
酸化膜をエツチングし、さらに薄い酸化膜４を形
成した後に、ボロンのイオン注入を行ない、その
後に熱処理をして、半導体基板の３の部分にＰウ
エルを形成した図である。第１図ｂは前記ａ図の
酸化膜２を全面除去し、薄い酸化膜５を形成し、
フオトレジスト７のパターンをマスクとしてリン
をイオン注入した後、熱処理してＮウエル６を形
成した図である。第１図ｃは、前記ｂ図のフオト
レジスト７を除去した後に、窒化膜８を気相成長
法で成長し、フオトレジスト９を塗布し、これを
露光、現像しパターンを形成し、これをマスクと
して窒化膜８をエツチングした後の図である。第
１図ｄは、前記ｃ図のフオトレジスト膜９を残し
たまま、さらにフオトレジスト１０を塗布し、こ
れを露光、現像してパターン形成し、フオトレジ
スト９及び１０をマスクとしてボロンをイオン注
入して半導体装置の絶縁領域になるP+ボロン領
域１１を形成した図である。第１図ｅは前記ｄ図
のフオトレジスト９及び１０を除去し、窒化膜を
マスクとして基板に埋設せるフイールド酸化膜１
２を成長させた後に、窒化膜を除去し薄い酸化膜
も除去して、再びゲート部分の酸化膜１３を成長
した図である。
さて、この二重にフオトレジストを塗布する方
法を使用すると、第１図ｄに示すごとく、フオト
レジスト９の上にフオトレジスト１０が重なる部
分が生じる。ところが、フオトレジスト９は、窒
化膜をエツチングする際に表面が変質して、フオ
トレジスト１０との密着性が悪くなる問題があ
る。このため、露光、現像後に、フオトレジスト
１０がフオトレジスト９よりはがれ、イオン注入
すべきところに移動して、正しくイオン注入すべ
き場所すべてにイオン注入できないという問題を
生じていた。また、この二重にフオトレジストが
重なつた部分は、フオトレジストの除去の際に時
間が長くかかるという問題もあつた。
法を使用すると、第１図ｄに示すごとく、フオト
レジスト９の上にフオトレジスト１０が重なる部
分が生じる。ところが、フオトレジスト９は、窒
化膜をエツチングする際に表面が変質して、フオ
トレジスト１０との密着性が悪くなる問題があ
る。このため、露光、現像後に、フオトレジスト
１０がフオトレジスト９よりはがれ、イオン注入
すべきところに移動して、正しくイオン注入すべ
き場所すべてにイオン注入できないという問題を
生じていた。また、この二重にフオトレジストが
重なつた部分は、フオトレジストの除去の際に時
間が長くかかるという問題もあつた。
本発明の目的は、かかるフオトレジストのはが
れを無くし、かつ、フオトレジストの除去時間を
短くすることである。
れを無くし、かつ、フオトレジストの除去時間を
短くすることである。
本発明の特徴は、基板上にフオトレジスト膜を
塗布する工程と、この膜を露光、現像して所定パ
ターンに形成する工程と、この所定パターンに形
成されたフオトレジスト膜をマスクとして基板を
エツチングする工程と、このエツチング後に上記
フオトレジスト膜を残して、さらにフオトレジス
ト膜を塗布する工程と、この膜を露光、現像して
所定パターンに形成する工程において、この２度
目に塗布されたフオトレジスト膜のパターンが１
度目に塗布されたフオトレジスト膜のパターンの
上に残る部分を１度目に塗布されたフオトレジス
ト膜のパターンの端近傍にのみ限定した半導体装
置の製造方法にある。
塗布する工程と、この膜を露光、現像して所定パ
ターンに形成する工程と、この所定パターンに形
成されたフオトレジスト膜をマスクとして基板を
エツチングする工程と、このエツチング後に上記
フオトレジスト膜を残して、さらにフオトレジス
ト膜を塗布する工程と、この膜を露光、現像して
所定パターンに形成する工程において、この２度
目に塗布されたフオトレジスト膜のパターンが１
度目に塗布されたフオトレジスト膜のパターンの
上に残る部分を１度目に塗布されたフオトレジス
ト膜のパターンの端近傍にのみ限定した半導体装
置の製造方法にある。
本発明によれば、二重にフオトレジストが重な
る部分において、上のフオトレジストのパターン
は、下のフオトレジストのパターンの端近傍にの
み残される。このため、露光、現像後も上のフオ
トレジストは、二重になつていない密着のよい部
分の面積が非常に大きくなるため、はがれて移動
するようなことは無くなる。また、フオトレジス
トの除去の際に二重になつている部分が非常に少
ないため、除去時間を大巾に短縮できる。ここ
で、フオトレジストが二重になつている部分にお
いて、上のフオトレジストを下のフオトレジスト
のパターン上で全部とつてしまわない理由は、上
のフオトレジストのパターニングの際の合せ精度
のマージンを残しておくためである。
る部分において、上のフオトレジストのパターン
は、下のフオトレジストのパターンの端近傍にの
み残される。このため、露光、現像後も上のフオ
トレジストは、二重になつていない密着のよい部
分の面積が非常に大きくなるため、はがれて移動
するようなことは無くなる。また、フオトレジス
トの除去の際に二重になつている部分が非常に少
ないため、除去時間を大巾に短縮できる。ここ
で、フオトレジストが二重になつている部分にお
いて、上のフオトレジストを下のフオトレジスト
のパターン上で全部とつてしまわない理由は、上
のフオトレジストのパターニングの際の合せ精度
のマージンを残しておくためである。
以下図面を用いて本発明の実施例を示す。第２
図は、本発明の一実施例を示す図である。本図は
第１図のｄと同じ工程を示す。第１図ｄのフオト
レジストのパターン１０は、本実施例の図では１
０′となつている。このように、フオトレジスト
が二重になつている部分において、１０′のよう
に下のフオトレジストの端近傍にのみパターンが
あるように上のフオトレジストをパターニングす
ると密着不良になるフオトレジストが二重になる
部分の面積が殆ど無くなるため、フオトレジスト
がはがれて正しくイオン注入すべき場所にイオン
注入できなくなるようなことが無くなる。また、
二重にフオトレジストが重なつている部分が殆ど
無いため、フオトレジストの除去時間を大巾に短
くすることができる。ここで下のフオトレジスト
と上のフオトレジストの重なる部分は、下のフオ
トレジストの端から３〜５μｍ程度であれば、上
のフオトレジストのパターニングの際の合せ精度
を十分満足しうる。
図は、本発明の一実施例を示す図である。本図は
第１図のｄと同じ工程を示す。第１図ｄのフオト
レジストのパターン１０は、本実施例の図では１
０′となつている。このように、フオトレジスト
が二重になつている部分において、１０′のよう
に下のフオトレジストの端近傍にのみパターンが
あるように上のフオトレジストをパターニングす
ると密着不良になるフオトレジストが二重になる
部分の面積が殆ど無くなるため、フオトレジスト
がはがれて正しくイオン注入すべき場所にイオン
注入できなくなるようなことが無くなる。また、
二重にフオトレジストが重なつている部分が殆ど
無いため、フオトレジストの除去時間を大巾に短
くすることができる。ここで下のフオトレジスト
と上のフオトレジストの重なる部分は、下のフオ
トレジストの端から３〜５μｍ程度であれば、上
のフオトレジストのパターニングの際の合せ精度
を十分満足しうる。
第１図は従来技術によるCMIS半導体装置の製
造プロセスの一部を示す断面図である。第２図
は、本発明の一実施例を示す断面図である。 尚、図において、１……半導体基板、２……酸
化膜、３……Ｐウエル、４……薄い酸化膜、５…
…薄い酸化膜、６……Ｎウエル、７……フオトレ
ジスト、８……窒化膜、９……フオトレジスト、
１０……フオトレジスト、１１……P+ボロン領
域、１２……フイールド酸化膜、１３……ゲート
酸化膜、１０′……フオトレジストである。
造プロセスの一部を示す断面図である。第２図
は、本発明の一実施例を示す断面図である。 尚、図において、１……半導体基板、２……酸
化膜、３……Ｐウエル、４……薄い酸化膜、５…
…薄い酸化膜、６……Ｎウエル、７……フオトレ
ジスト、８……窒化膜、９……フオトレジスト、
１０……フオトレジスト、１１……P+ボロン領
域、１２……フイールド酸化膜、１３……ゲート
酸化膜、１０′……フオトレジストである。
Claims (1)
- １ 基板上に第１のフオトレジスト膜を所定パタ
ーンに形成する工程と、前記第１のフオトレジス
ト膜をマスクとして基板をエツチングした後、該
第１のフオトレジスト膜を残してさらに第２のフ
オトレジスト膜を塗布する工程とを有する半導体
装置において、前記第１のフオトレジスト膜のパ
ターンの上面端部近傍および側面にのみ重なるよ
うに前記第２のフオトレジストをパターニングす
る工程を含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153239A JPS5854631A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153239A JPS5854631A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854631A JPS5854631A (ja) | 1983-03-31 |
| JPS6216536B2 true JPS6216536B2 (ja) | 1987-04-13 |
Family
ID=15558093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56153239A Granted JPS5854631A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854631A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08299147A (ja) * | 1995-05-10 | 1996-11-19 | Hasegawa Kikai Sekkei:Kk | 自動車用傘入れ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1672701B1 (en) * | 2004-12-15 | 2012-02-15 | LG Electronics, Inc. | Method for fabricating and packaging Zener diodes |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432068A (en) * | 1977-08-17 | 1979-03-09 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1981
- 1981-09-28 JP JP56153239A patent/JPS5854631A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432068A (en) * | 1977-08-17 | 1979-03-09 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08299147A (ja) * | 1995-05-10 | 1996-11-19 | Hasegawa Kikai Sekkei:Kk | 自動車用傘入れ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5854631A (ja) | 1983-03-31 |
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