JPS61191035A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61191035A JPS61191035A JP3357185A JP3357185A JPS61191035A JP S61191035 A JPS61191035 A JP S61191035A JP 3357185 A JP3357185 A JP 3357185A JP 3357185 A JP3357185 A JP 3357185A JP S61191035 A JPS61191035 A JP S61191035A
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 23
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007306 turnover Effects 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
崖」ｕＪｌシ１庄証
この発明は、半導体装置の製造方法に係り、半導体基板
の両面に形成された絶縁膜に所望するパターンどおりの
開孔部を形成するための方法である。
の両面に形成された絶縁膜に所望するパターンどおりの
開孔部を形成するための方法である。
従」ｑ列柱
トランジスタなどの半導体装置の中には、半導体基板を
、その表面から裏面にわたって素子機能に活用する構造
のものがある。その場合、基板のたとえば表面側に熱拡
散などにより、ベース、エミッタなどの不純物拡散領域
あるいはこれら不純物拡散領域と金属層とのオーミック
コンタクト領域などの各種の機能領域を形成する工程の
影響を裏面側が受けないように裏面側を絶縁膜で保護し
ておく必要がある。
、その表面から裏面にわたって素子機能に活用する構造
のものがある。その場合、基板のたとえば表面側に熱拡
散などにより、ベース、エミッタなどの不純物拡散領域
あるいはこれら不純物拡散領域と金属層とのオーミック
コンタクト領域などの各種の機能領域を形成する工程の
影響を裏面側が受けないように裏面側を絶縁膜で保護し
ておく必要がある。
表面への機能領域の形成に際しては、周知のとおりリソ
グラフィ技術を用いて絶縁膜の開孔を施し、機能領域の
位置設定を行うが、このとき表面の絶縁膜と裏面の保護
用の絶縁膜が同種である場合にはエツチングによる絶縁
膜の開孔工程で裏面の保護用の絶縁膜が消失してしまう
。
グラフィ技術を用いて絶縁膜の開孔を施し、機能領域の
位置設定を行うが、このとき表面の絶縁膜と裏面の保護
用の絶縁膜が同種である場合にはエツチングによる絶縁
膜の開孔工程で裏面の保護用の絶縁膜が消失してしまう
。
そこで従来では、表面の絶縁膜上にレジストを塗布し、
露光および現像を行い開孔すべき部分以外の絶縁膜を覆
うレジストによるマスク、所謂レジストマスクを形成後
、裏面の絶縁膜上にポジ型レジストを塗布し、ポストベ
ークでレジストマスりと絶縁膜との密着性を高めてから
ウェットまたはドライエツチングにより表面の絶縁膜の
開孔を行っていた。
露光および現像を行い開孔すべき部分以外の絶縁膜を覆
うレジストによるマスク、所謂レジストマスクを形成後
、裏面の絶縁膜上にポジ型レジストを塗布し、ポストベ
ークでレジストマスりと絶縁膜との密着性を高めてから
ウェットまたはドライエツチングにより表面の絶縁膜の
開孔を行っていた。
■りｎ゛シよ゛と る、 占
裏面にレジストを塗布するとき、生産性を上げると、表
面側へのレジストの廻り込みをさけることば出来ないが
、従来の方法では、廻り込んだレジストが表面の絶縁膜
上の開孔を予定している部分に付着したとき、所望の開
孔パターンが得られず所定位置に機能領域が形成できな
かった。
面側へのレジストの廻り込みをさけることば出来ないが
、従来の方法では、廻り込んだレジストが表面の絶縁膜
上の開孔を予定している部分に付着したとき、所望の開
孔パターンが得られず所定位置に機能領域が形成できな
かった。
本発明は、この問題の解消を図り、即ち、表面に機能領
域を形成する間、その領域形成工程の影響を裏面が受け
ないようにするための裏面上の絶縁膜を保護しつつ、表
面の絶縁膜の開孔を確実に行えるようにし、その結果と
しての半導体装置の製造工程における歩留の向上を意図
するものである。
域を形成する間、その領域形成工程の影響を裏面が受け
ないようにするための裏面上の絶縁膜を保護しつつ、表
面の絶縁膜の開孔を確実に行えるようにし、その結果と
しての半導体装置の製造工程における歩留の向上を意図
するものである。
問題内を ゛ るための
本発明では、その目的を達成するため、先ず表面に機能
領域を形成するため絶縁膜の開孔位置を設定するレジス
トマスクをネガ型レジストで形成するものとし、開孔予
定位置以外の絶縁膜を覆ったネガ型レジストを硬化させ
、開孔予定位置上を覆った硬化していないネガ型レジス
トを残したまま、即ち現像を行わずに、裏面にもネガ型
レジスト膜を形成しこれを硬化させた後、表面および裏
面のレジストの現像を行い、表面に絶縁膜の開孔用のレ
ジストマスクを形成するようにした。
領域を形成するため絶縁膜の開孔位置を設定するレジス
トマスクをネガ型レジストで形成するものとし、開孔予
定位置以外の絶縁膜を覆ったネガ型レジストを硬化させ
、開孔予定位置上を覆った硬化していないネガ型レジス
トを残したまま、即ち現像を行わずに、裏面にもネガ型
レジスト膜を形成しこれを硬化させた後、表面および裏
面のレジストの現像を行い、表面に絶縁膜の開孔用のレ
ジストマスクを形成するようにした。
皿
裏面にレジスト膜を形成する際に表面側に廻り込み、開
孔予定位置上に付着したレジストは現像により取り除か
れ、所望のレジストマスクが形成される。
孔予定位置上に付着したレジストは現像により取り除か
れ、所望のレジストマスクが形成される。
丈見匠
以下、第１図を参照してこの発明の一実施例を説明する
。
。
■ シリコンからなる半導体基板１０の一方の面、即ち
表面にシリコン酸化膜からなる第１の絶縁膜２０が、他
方の面、即ち裏面に同じくシリコン酸化膜からなる第２
の絶縁膜２１が熱酸化により同時に形成されている。（
第１図（ａ）参照）■ 第１の絶縁膜２０の上に第１の
ネガ型レジスト３０をスピンナーにて塗布し、その所定
位置のみを露光して硬化させる。（第１口重）参照）
尚、図において露光していない部分は斜線を入れていな
い。
表面にシリコン酸化膜からなる第１の絶縁膜２０が、他
方の面、即ち裏面に同じくシリコン酸化膜からなる第２
の絶縁膜２１が熱酸化により同時に形成されている。（
第１図（ａ）参照）■ 第１の絶縁膜２０の上に第１の
ネガ型レジスト３０をスピンナーにて塗布し、その所定
位置のみを露光して硬化させる。（第１口重）参照）
尚、図において露光していない部分は斜線を入れていな
い。
■ 現象を行わず、即ち硬化していない第１のネガ型レ
ジスト３０を取り除くことなく、半導体基板１０を裏返
し、裏面の第２の絶縁膜２１上に同様にスピンナーにて
第２のネガ型レジスト３１を塗布し、半導体基板１０の
裏面側に機能領域を形成する必要がない場合には、この
第２のネガ型レジスト３１に全面゛露光を施して全面硬
化させる。（第１図（Ｃ１参照） 図において３１ａは
半導体基板１０の表面側に廻り込んだ第２のネガ型レジ
ストを示している。
ジスト３０を取り除くことなく、半導体基板１０を裏返
し、裏面の第２の絶縁膜２１上に同様にスピンナーにて
第２のネガ型レジスト３１を塗布し、半導体基板１０の
裏面側に機能領域を形成する必要がない場合には、この
第２のネガ型レジスト３１に全面゛露光を施して全面硬
化させる。（第１図（Ｃ１参照） 図において３１ａは
半導体基板１０の表面側に廻り込んだ第２のネガ型レジ
ストを示している。
■ この半導体基板１０を現像液に浸し、硬化していな
い第１のネガ型レジスト３０と、第２のネガ型レジスト
３１の塗布時に半導体基板１００表面側に廻り込んだ第
２のネガ型レジスト３１ａを取り除く。
い第１のネガ型レジスト３０と、第２のネガ型レジスト
３１の塗布時に半導体基板１００表面側に廻り込んだ第
２のネガ型レジスト３１ａを取り除く。
（第１図（ｄ＋参照）
■ 硬化している第１のネガ型レジスト３０および第２
のネガ型レジスト３１をレジストマスクとしてエツチン
グにより第１の絶縁膜２０の開孔を行う。
のネガ型レジスト３１をレジストマスクとしてエツチン
グにより第１の絶縁膜２０の開孔を行う。
（第１図（ｅ）参照）
■ レジストマスクとして使用した第１のネガ型レジス
ト３０および第２のネガ型レジスト３１をプラズマエツ
チングにより剥離する。（第１図（ｆ）参照■ 以上の
工程で位置設定された第１の絶縁膜２０の開孔部４０よ
り不純物を気相拡散により拡散させ、半導体基板１０の
表面付近にたとえばトランジスタのベース領域などの機
能領域５０を形成する。（第１図（明参照） 尚、本実施例では、第１のネガ型レジスト３０及び第２
のネガ型レジスト３１を同一レジストとし作業の簡便を
図ったがネガ型レジストであればこれらを必ずしも同一
にする必要はない。また、第１および第２の絶縁膜をシ
リコン酸化膜として説明しているが、この発明はこれに
限定されず、例えば窒化膜であってもよい。更に、既に
ある機能領域が形成された半導体基板ＩＯに、別の機能
領域を形成するために絶縁膜の開孔を行う場合にも適用
される。
ト３０および第２のネガ型レジスト３１をプラズマエツ
チングにより剥離する。（第１図（ｆ）参照■ 以上の
工程で位置設定された第１の絶縁膜２０の開孔部４０よ
り不純物を気相拡散により拡散させ、半導体基板１０の
表面付近にたとえばトランジスタのベース領域などの機
能領域５０を形成する。（第１図（明参照） 尚、本実施例では、第１のネガ型レジスト３０及び第２
のネガ型レジスト３１を同一レジストとし作業の簡便を
図ったがネガ型レジストであればこれらを必ずしも同一
にする必要はない。また、第１および第２の絶縁膜をシ
リコン酸化膜として説明しているが、この発明はこれに
限定されず、例えば窒化膜であってもよい。更に、既に
ある機能領域が形成された半導体基板ＩＯに、別の機能
領域を形成するために絶縁膜の開孔を行う場合にも適用
される。
発３ユカｌ
半導体基板の一方の面に機能領域を形成する工程の影響
が他方の面に現れるのを防ぐために設けた絶縁膜を保護
しつつ、機能領域を形成するための絶縁膜の開孔を確実
に行うことができる。
が他方の面に現れるのを防ぐために設けた絶縁膜を保護
しつつ、機能領域を形成するための絶縁膜の開孔を確実
に行うことができる。
第１図はこの発明に係る半導体装置の製造方法の一実施
例を説明するための説明図である。 １０・・・半導体基板、２０・・・第１の絶縁膜、２１
・・・第２の絶縁膜、３０・・・第１のネガ型レジスト
、３１・・・第２のネガ型レジスト、４０・・・開孔部
。
例を説明するための説明図である。 １０・・・半導体基板、２０・・・第１の絶縁膜、２１
・・・第２の絶縁膜、３０・・・第１のネガ型レジスト
、３１・・・第２のネガ型レジスト、４０・・・開孔部
。
Claims (1)
- （１）表面側および裏面側に絶縁膜が形成された半導体
基板の表面側の絶縁膜上に、ネガ型のレジストを塗布し
て所定位置を硬化させ、このレジストの現像を行わずに
裏面側の絶縁膜上にもネガ型のレジストを塗布して硬化
させ、その後、両面のレジストの現像を行い、残ってい
る硬化したレジストをマスクとして絶縁膜をエッチング
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3357185A JPS61191035A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3357185A JPS61191035A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61191035A true JPS61191035A (ja) | 1986-08-25 |
Family
ID=12390228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3357185A Pending JPS61191035A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61191035A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000001009A1 (en) * | 1998-06-26 | 2000-01-06 | Mitsubishi Materials Silicon Corporation | Dielectric separation wafer and production method thereof |
| JP2007258380A (ja) * | 2006-03-22 | 2007-10-04 | Tokyo Electron Ltd | 基板処理方法及び記憶媒体 |
| JP2008177471A (ja) * | 2007-01-22 | 2008-07-31 | Tokyo Electron Ltd | 基板の処理方法、塗布膜除去装置及び基板処理システム |
| JP2008177468A (ja) * | 2007-01-22 | 2008-07-31 | Tokyo Electron Ltd | 基板の処理方法、塗布処理装置及び基板処理システム |
| US7985699B2 (en) | 2006-03-22 | 2011-07-26 | Tokyo Electron Limited | Substrate processing method and storage medium |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127166A (en) * | 1976-04-19 | 1977-10-25 | Fujitsu Ltd | Manufacture of semiconductor |
-
1985
- 1985-02-20 JP JP3357185A patent/JPS61191035A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127166A (en) * | 1976-04-19 | 1977-10-25 | Fujitsu Ltd | Manufacture of semiconductor |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2000001009A1 (en) * | 1998-06-26 | 2000-01-06 | Mitsubishi Materials Silicon Corporation | Dielectric separation wafer and production method thereof |
| EP1100124A1 (en) * | 1998-06-26 | 2001-05-16 | Mitsubishi Materials Silicon Corporation | Dielectric separation wafer and production method thereof |
| US6562692B1 (en) | 1998-06-26 | 2003-05-13 | Mitsubishi Materials Silicon Corporation | Dielectric isolated wafer and its production method |
| EP1100124A4 (en) * | 1998-06-26 | 2007-05-02 | Mitsubishi Material Silicon | DIELECTRIC SEPARATION WAFER AND METHOD FOR MANUFACTURING THE SAME |
| JP2007258380A (ja) * | 2006-03-22 | 2007-10-04 | Tokyo Electron Ltd | 基板処理方法及び記憶媒体 |
| US7985699B2 (en) | 2006-03-22 | 2011-07-26 | Tokyo Electron Limited | Substrate processing method and storage medium |
| JP2008177471A (ja) * | 2007-01-22 | 2008-07-31 | Tokyo Electron Ltd | 基板の処理方法、塗布膜除去装置及び基板処理システム |
| JP2008177468A (ja) * | 2007-01-22 | 2008-07-31 | Tokyo Electron Ltd | 基板の処理方法、塗布処理装置及び基板処理システム |
| US8366872B2 (en) | 2007-01-22 | 2013-02-05 | Tokyo Electron Limited | Substrate treatment method, coating film removing apparatus, and substrate treatment system |
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