JPS61190930A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61190930A JPS61190930A JP3174085A JP3174085A JPS61190930A JP S61190930 A JPS61190930 A JP S61190930A JP 3174085 A JP3174085 A JP 3174085A JP 3174085 A JP3174085 A JP 3174085A JP S61190930 A JPS61190930 A JP S61190930A
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- semiconductor substrate
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 29
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- 238000000059 patterning Methods 0.000 claims abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 22
- 238000000034 method Methods 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 6
- 239000011248 coating agent Substances 0.000 abstract 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
崖ユ上■且朋豆■
この発明は、半導体装置の製造方法に係り、特に不純物
拡散でもって半導体基板の所定位置に不純物領域を再現
性良く形成する場合に最適な半導体装置の製造方法に関
する。
拡散でもって半導体基板の所定位置に不純物領域を再現
性良く形成する場合に最適な半導体装置の製造方法に関
する。
丈来ｑ技祈
不純物拡散でもって半導体基板の表面所定位置に不純物
領域を形成させる従来方法を説明する。
領域を形成させる従来方法を説明する。
まず、不純物領域を形成すべき部分以外に不純物を拡散
させないために、半導体基板の表面（不純物領域を形成
する面）に第１絶縁膜を、前記半導体基板の裏面に第２
絶縁膜をそれぞれ全面に形成する。次に、窓開けすべき
部分以外の前記第１絶縁膜の表面上にホトレジストを形
成し、これをマスクとして前記第１絶縁膜をエツチング
させる。
させないために、半導体基板の表面（不純物領域を形成
する面）に第１絶縁膜を、前記半導体基板の裏面に第２
絶縁膜をそれぞれ全面に形成する。次に、窓開けすべき
部分以外の前記第１絶縁膜の表面上にホトレジストを形
成し、これをマスクとして前記第１絶縁膜をエツチング
させる。
このとき、前記第２絶縁膜がエツチングされるのを防ぐ
ために、前記第２絶縁膜の表面上にもホトレジストをス
ピンナー或いは手作業でもって全面に形成させる。こう
した後、前記第１絶縁膜のバターニングを行い、これを
マスクとして不純物を拡散することにより半導体基板の
表面所定位置に不純物領域を形成させている。
ために、前記第２絶縁膜の表面上にもホトレジストをス
ピンナー或いは手作業でもって全面に形成させる。こう
した後、前記第１絶縁膜のバターニングを行い、これを
マスクとして不純物を拡散することにより半導体基板の
表面所定位置に不純物領域を形成させている。
Ｕが１ンしようとする口 占
一般に、ホトレジストを塗布する時には、このホトレジ
ストを塗布する面の背面側に前記ホトレジストが廻り込
むという欠点があるにもかかわらず、上記従来方法では
、前記第１絶縁膜の表面上に形成されたホトレジストの
露光・現像工程を経た後に、第２絶縁膜の表面りにホト
レジストを塗布形成させている。そのため、第１絶縁膜
のマスクとなる表面のホトレジストのパターンに、第２
絶縁膜の表面上に形成するべくホトレジストが廻り込ん
で、エツチングすべき第１絶縁膜にエツチングされない
部分が生じる。従って、必然的に不純物領域を精度良く
形成するのは不可能となり、ひいては、製品としての歩
留りおよび信頼性が低下するという問題を生じる。
ストを塗布する面の背面側に前記ホトレジストが廻り込
むという欠点があるにもかかわらず、上記従来方法では
、前記第１絶縁膜の表面上に形成されたホトレジストの
露光・現像工程を経た後に、第２絶縁膜の表面りにホト
レジストを塗布形成させている。そのため、第１絶縁膜
のマスクとなる表面のホトレジストのパターンに、第２
絶縁膜の表面上に形成するべくホトレジストが廻り込ん
で、エツチングすべき第１絶縁膜にエツチングされない
部分が生じる。従って、必然的に不純物領域を精度良く
形成するのは不可能となり、ひいては、製品としての歩
留りおよび信頼性が低下するという問題を生じる。
この発明は上記事情に鑑みて創案されたもので、半導体
基板の裏面に形成された第２絶縁膜の表面上に第２のネ
ガ型レジストを塗布する工程において、半導体基板表面
側へ廻り込む第２のネガ型レジストに影響されず、第１
絶縁膜を設計時のパターンどおりに再現することのでき
る半導体装置の製造方法を提供することを目的としてい
る。
基板の裏面に形成された第２絶縁膜の表面上に第２のネ
ガ型レジストを塗布する工程において、半導体基板表面
側へ廻り込む第２のネガ型レジストに影響されず、第１
絶縁膜を設計時のパターンどおりに再現することのでき
る半導体装置の製造方法を提供することを目的としてい
る。
。 占 ′ るための
このためこの発明は、半導体基板の表面に第１絶縁膜を
、前記半導体基板の裏面に第２絶縁膜をそれぞれ形成す
る工程と、前記第１絶縁膜の表面上に第１のレジストを
塗布し、これを所望のパターンにすることにより前記第
１絶縁膜の表面の一部を露出する工程と、前記表面の一
部を露出した第１絶縁膜および前記第１のレジストが積
層された前記半導体基板の表面全面に第２のネガ型レジ
ストを形成する工程と、前記第２絶縁膜の表面上に第３
のレジストを塗布し、これを全面硬化させる工程と、前
記第２のネガ型レジストを現像した後、前記第１のレジ
ストをマスクとして前記第１絶縁膜をパターニングする
工程と、前記第１のレジストおよび第３のレジストを剥
離する工程と、前記第１絶縁膜をマスクとして不純物を
拡散することにより、半導体基板の表面所定位置に不純
物領域を形成する工程とを具備した。
、前記半導体基板の裏面に第２絶縁膜をそれぞれ形成す
る工程と、前記第１絶縁膜の表面上に第１のレジストを
塗布し、これを所望のパターンにすることにより前記第
１絶縁膜の表面の一部を露出する工程と、前記表面の一
部を露出した第１絶縁膜および前記第１のレジストが積
層された前記半導体基板の表面全面に第２のネガ型レジ
ストを形成する工程と、前記第２絶縁膜の表面上に第３
のレジストを塗布し、これを全面硬化させる工程と、前
記第２のネガ型レジストを現像した後、前記第１のレジ
ストをマスクとして前記第１絶縁膜をパターニングする
工程と、前記第１のレジストおよび第３のレジストを剥
離する工程と、前記第１絶縁膜をマスクとして不純物を
拡散することにより、半導体基板の表面所定位置に不純
物領域を形成する工程とを具備した。
立朋
即ち、不純物拡散のマスクとなる第１絶縁膜をバターニ
ングする前準備として前記第２絶縁膜の表面上に第３の
レジストを形成しておき、前記第１絶縁膜のパターニン
グ時に第２絶縁膜が除去されないようにする一方、前記
第３のレジストを形成する前準備として前記第１絶縁膜
および第１のレジストの表面上を第２のネガ型レジスト
で覆っておき、前記第３のレジスト形成時において半導
体基板の表面側に廻り込む第３のレジストを前記第２の
ネガ型レジストに付着させ、これを前記第２のネガ型レ
ジストと共に現像させて除去させるようにした。
ングする前準備として前記第２絶縁膜の表面上に第３の
レジストを形成しておき、前記第１絶縁膜のパターニン
グ時に第２絶縁膜が除去されないようにする一方、前記
第３のレジストを形成する前準備として前記第１絶縁膜
および第１のレジストの表面上を第２のネガ型レジスト
で覆っておき、前記第３のレジスト形成時において半導
体基板の表面側に廻り込む第３のレジストを前記第２の
ネガ型レジストに付着させ、これを前記第２のネガ型レ
ジストと共に現像させて除去させるようにした。
ス上側
以下、第１図を参照してこの発明の一実施例を詳細に説
明する。
明する。
■ 例えばシリコンからなる半導体基板１０の表面にシ
リコン酸化膜からなる第１絶縁膜２０を、半導体基板１
０の裏面にシリコン酸化膜からなる第２絶縁膜２１をそ
れぞれ形成する（第１図（ａ）参照）。
リコン酸化膜からなる第１絶縁膜２０を、半導体基板１
０の裏面にシリコン酸化膜からなる第２絶縁膜２１をそ
れぞれ形成する（第１図（ａ）参照）。
■ 前記第１絶縁膜２０の表面上にネガ型からなる第１
のレジスト３０をスピンナー等にて塗布し、ホトリソグ
ラフィ技術でもって前記第１のレジスト３０をパターニ
ングすることにより、前記第１絶縁膜２０の表面の一部
を露出させる（第１図（ｂｌ参照）。
のレジスト３０をスピンナー等にて塗布し、ホトリソグ
ラフィ技術でもって前記第１のレジスト３０をパターニ
ングすることにより、前記第１絶縁膜２０の表面の一部
を露出させる（第１図（ｂｌ参照）。
■ 前記第１のレジスト３０と前記表面の一部が露出さ
れた第１絶縁膜２０の表面全面に第２のネガ型レジスト
をスピンナー等にて塗布する（第１図（Ｃ）参照）。尚
、第２のネガ型レジスト３１は、露光されていないので
重合していない。
れた第１絶縁膜２０の表面全面に第２のネガ型レジスト
をスピンナー等にて塗布する（第１図（Ｃ）参照）。尚
、第２のネガ型レジスト３１は、露光されていないので
重合していない。
■ 前記半導体基板ＩＯを裏返し、スピンナー等にて第
２絶縁膜２１の表面上にネガ型からなる第３のレジスト
３２を塗布し、全面露光することによって全面硬化させ
る（第１図（ｄ）参照）。図において３２８は半導体基
板１０の表面側に廻り込んだ第３のレジストを示してい
る。
２絶縁膜２１の表面上にネガ型からなる第３のレジスト
３２を塗布し、全面露光することによって全面硬化させ
る（第１図（ｄ）参照）。図において３２８は半導体基
板１０の表面側に廻り込んだ第３のレジストを示してい
る。
■ 前記第２のネガ型レジスト３１および前記廻り込ん
だ第３のレジスト３２ａを現像することにより除去した
後、前記パターニングされた第１のレジスト３０をマス
クとして第１絶縁膜２０をエツチングする（第１図＋８
１参照）。
だ第３のレジスト３２ａを現像することにより除去した
後、前記パターニングされた第１のレジスト３０をマス
クとして第１絶縁膜２０をエツチングする（第１図＋８
１参照）。
■ 前記第１のレジスト３０および第３のレジスト３２
を例えばプラズマエツチング等でもって剥離する（第１
図（ｆｌ参照）。
を例えばプラズマエツチング等でもって剥離する（第１
図（ｆｌ参照）。
■ 前記パターニングされた第１絶縁膜２０をマスクと
して通常の不純物拡散を行うことにより、半導体基板１
０の表面所定位置に所望の不純物領域４０を形成する（
第１図（ａ参照）。
して通常の不純物拡散を行うことにより、半導体基板１
０の表面所定位置に所望の不純物領域４０を形成する（
第１図（ａ参照）。
なお、上記実施例において、第１および第２絶縁膜２０
．２１をシリコン酸化膜として説明しているが、この発
明はこれに限定されないことは勿論である。更に、第１
のレジストおよび第３のレジストはポジ型であっても構
わない。
．２１をシリコン酸化膜として説明しているが、この発
明はこれに限定されないことは勿論である。更に、第１
のレジストおよび第３のレジストはポジ型であっても構
わない。
３旦坐立果
この発明では、半導体基板裏面に形成された第２絶縁膜
の表面上に第３のレジストを塗布する工程において、半
導体基板の表面側に廻り込んだ第３のレジストは第２の
ネガ型レジストと共に現像されて除去される。しかも、
半導体基板表面に形成された第１絶縁膜をパターニング
する時、その前準備として前記第２絶縁膜の表面上に第
３のレジストを形成したから、前記第２絶縁膜がエツチ
ングされない。
の表面上に第３のレジストを塗布する工程において、半
導体基板の表面側に廻り込んだ第３のレジストは第２の
ネガ型レジストと共に現像されて除去される。しかも、
半導体基板表面に形成された第１絶縁膜をパターニング
する時、その前準備として前記第２絶縁膜の表面上に第
３のレジストを形成したから、前記第２絶縁膜がエツチ
ングされない。
従って、この発明によれば、第１絶縁膜のパターニング
を行う際のマスクである第１のレジストが再現性良く形
成されるから、第１絶縁膜を設針時のパターンどおりに
再現することができる。従って、半導体基板表面の所定
位置に不純物領域を精度良く形成することができる。し
かも半導体基板の裏面に第２絶縁膜を形成しているので
、半導体基板の裏面への不純物拡散を防止できる。これ
らのことに基づき、製品としての歩留りおよび信頼性の
向上をも図ることができる。
を行う際のマスクである第１のレジストが再現性良く形
成されるから、第１絶縁膜を設針時のパターンどおりに
再現することができる。従って、半導体基板表面の所定
位置に不純物領域を精度良く形成することができる。し
かも半導体基板の裏面に第２絶縁膜を形成しているので
、半導体基板の裏面への不純物拡散を防止できる。これ
らのことに基づき、製品としての歩留りおよび信頼性の
向上をも図ることができる。
第１図はこの発明に係る半導体装置の製造方法の一実施
例を説明するための説明図である。 １０・・・半導体基板、２０・・・第１絶縁膜、２１・
・・第２絶縁膜、３０・・・第１のレジスト、３１・・
・第２のネガ型レジスト、３２・・・第３のレジスト、
４０・・・不純物領域。
例を説明するための説明図である。 １０・・・半導体基板、２０・・・第１絶縁膜、２１・
・・第２絶縁膜、３０・・・第１のレジスト、３１・・
・第２のネガ型レジスト、３２・・・第３のレジスト、
４０・・・不純物領域。
Claims (1)
- （１）半導体基板の表面に第１絶縁膜を、前記半導体基
板の裏面に第２絶縁膜をそれぞれ形成する工程と、 前記第１絶縁膜の表面上に第１のレジストを塗布し、こ
れを所望のパターンにすることにより前記第１絶縁膜の
表面の一部を露出する工程と、前記表面の一部を露出し
た第１絶縁膜および前記第１のレジストが積層された前
記半導体基板の表面全面に第２のネガ型レジストを形成
する工程と、 前記第２絶縁膜の表面上に第３のレジストを塗布し、こ
れを全面硬化させる工程と、 前記第２のネガ型レジストを現像した後、前記第１のレ
ジストをマスクとして前記第１絶縁膜をパターニングす
る工程と、 前記第１のレジストおよび第３のレジストを剥離する工
程と、 前記第１絶縁膜をマスクとして不純物を拡散することに
より、半導体基板の表面所定位置に不純物領域を形成す
る工程とを具備したことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174085A JPH0628249B2 (ja) | 1985-02-19 | 1985-02-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174085A JPH0628249B2 (ja) | 1985-02-19 | 1985-02-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61190930A true JPS61190930A (ja) | 1986-08-25 |
| JPH0628249B2 JPH0628249B2 (ja) | 1994-04-13 |
Family
ID=12339427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174085A Expired - Lifetime JPH0628249B2 (ja) | 1985-02-19 | 1985-02-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628249B2 (ja) |
-
1985
- 1985-02-19 JP JP3174085A patent/JPH0628249B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628249B2 (ja) | 1994-04-13 |
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