JPH0237707A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0237707A JPH0237707A JP63188723A JP18872388A JPH0237707A JP H0237707 A JPH0237707 A JP H0237707A JP 63188723 A JP63188723 A JP 63188723A JP 18872388 A JP18872388 A JP 18872388A JP H0237707 A JPH0237707 A JP H0237707A
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- hole
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- resist
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- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
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- 239000004642 Polyimide Substances 0.000 claims description 25
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多層配線の
形成方法を含む半導体装置の製造方法に関する。
形成方法を含む半導体装置の製造方法に関する。
従来のポリイミドのスルーホール形成にフォトレジスト
を用いる場合には、１回の露光でレジストのパターニン
グを行い、この後フォトレジストをマスクにポリイミド
のエツチングを等方性、異方性にわけて２回のエツチン
グを行うことによりポリイミドのスルーホールの形状を
テーバ状にして２層目の配線のステップカバレッジを改
善させていた。
を用いる場合には、１回の露光でレジストのパターニン
グを行い、この後フォトレジストをマスクにポリイミド
のエツチングを等方性、異方性にわけて２回のエツチン
グを行うことによりポリイミドのスルーホールの形状を
テーバ状にして２層目の配線のステップカバレッジを改
善させていた。
上述した従来のポリイミドのスルーホール形成のプロセ
スでは、フォトレジストの露光を１回で行っており、ス
ルーホールの形状をエツチング方法を途中で変えること
により制御していた。しかしこの方法では、フォトレジ
ストとポリイミドのエツチングの選択比が小さいため、
等方性ドライエッチの後異方性ドライエッチを行う２ス
テツプエツチを行うと、サイドエッチが大きくなり良好
なスルーホール形状を形成することが困難であった。
スでは、フォトレジストの露光を１回で行っており、ス
ルーホールの形状をエツチング方法を途中で変えること
により制御していた。しかしこの方法では、フォトレジ
ストとポリイミドのエツチングの選択比が小さいため、
等方性ドライエッチの後異方性ドライエッチを行う２ス
テツプエツチを行うと、サイドエッチが大きくなり良好
なスルーホール形状を形成することが困難であった。
本発明の目的は、サイドエッチが小さくしかもステップ
カバレッジに有利なスルーホールを形成することができ
る半導体装置の製造方法を提供することにある。
カバレッジに有利なスルーホールを形成することができ
る半導体装置の製造方法を提供することにある。
本発明の多層配線の形成方法は、第１の配線が形成され
た集積回路基板上にポリイミドを塗布する工程と、集積
回路基板に前記ポリイミド上にフォトレジストを塗布す
る工程と、前記第１の配線パターン上に第１のマスクを
使用して、前記フォトレジストを２０乃至５０％露光す
る工程と、前記第１のマスクよりパターン寸法の小さい
第２のマスクを使用してフォトレジストを前記工程によ
り露光した領域内を再度露光し現像する工程ト、レジス
トをマスクにポリイミドを異方性ドライエツチングする
工程と、レジストを剥離し第２の配線を形成する工程と
を含んで構成される。
た集積回路基板上にポリイミドを塗布する工程と、集積
回路基板に前記ポリイミド上にフォトレジストを塗布す
る工程と、前記第１の配線パターン上に第１のマスクを
使用して、前記フォトレジストを２０乃至５０％露光す
る工程と、前記第１のマスクよりパターン寸法の小さい
第２のマスクを使用してフォトレジストを前記工程によ
り露光した領域内を再度露光し現像する工程ト、レジス
トをマスクにポリイミドを異方性ドライエツチングする
工程と、レジストを剥離し第２の配線を形成する工程と
を含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）乃至（ｇ）は本発明の第１の実施例を説明
するための工程順に示した断面図である。第１図（ａ）
に示すように、従来技術で、−層目の配線まで形成した
集積回路基板にポリイミド２をスピンナーで熱処理後例
えば、膜厚１．５μｍに塗布できる条件で回転塗布し、
第１ベークとして、１００℃ｌＮ２雰囲気下で１時間、
第２ベータとして２４０℃ｌＮ２雰囲気下で１時間更に
第３べ一りとして、４００℃、Ｎ２雰囲気下で１時間の
熱処理を順次行い、ポリイミド２をフルキュアした後フ
ォトレジスト１を膜厚３．０μｍで塗布する。次に、第
１図Ｃｂ’）に示すように例えばスルーホールサイズ３
μｍのマスク６を使用して、ｇ線ステッパーを露光時間
１７５ｍ５の条件でフォトレジストｌを４０％程度感光
させて、感光部７を形成する。次に第１図（Ｃ）に示す
ように、スルーホールサイズ１．５μｍのマスク８を使
用して再びｇ線ステッパーで条件を露光時間２００ｍＳ
にして、フォトレジスト１の未露光部を感光させる。次
にレジスト１を現像すると第１図（ｄ）に示すような断
面形状のレジストパターンが形成される。次に第１図（
ｅ）に示すように、異方性ドライエッチ装置を使用して
レジスト１とポリイミド２のエツチングの選択比１の条
件、すなわちＣＦ４：０ｚ＝１：２ ５ｐａ ２ＱＯ
Ｗの条件下で１００％オーバーエッチを行った後、第１
図（「）に示すように、レジスト１を剥離するとポリイ
ミド２のスルーホール形状が階段状になる。次に、第１
図（ｇ）に示すように、２層目の配線９をスパッタリン
グ法を使用して、例えばアルミニウムを成膜し、配線パ
ターンをフォトレジストで形成し、レジストをマスクに
エツチングを行いレジストを剥離して多層配線を半導体
装置を形成する。
するための工程順に示した断面図である。第１図（ａ）
に示すように、従来技術で、−層目の配線まで形成した
集積回路基板にポリイミド２をスピンナーで熱処理後例
えば、膜厚１．５μｍに塗布できる条件で回転塗布し、
第１ベークとして、１００℃ｌＮ２雰囲気下で１時間、
第２ベータとして２４０℃ｌＮ２雰囲気下で１時間更に
第３べ一りとして、４００℃、Ｎ２雰囲気下で１時間の
熱処理を順次行い、ポリイミド２をフルキュアした後フ
ォトレジスト１を膜厚３．０μｍで塗布する。次に、第
１図Ｃｂ’）に示すように例えばスルーホールサイズ３
μｍのマスク６を使用して、ｇ線ステッパーを露光時間
１７５ｍ５の条件でフォトレジストｌを４０％程度感光
させて、感光部７を形成する。次に第１図（Ｃ）に示す
ように、スルーホールサイズ１．５μｍのマスク８を使
用して再びｇ線ステッパーで条件を露光時間２００ｍＳ
にして、フォトレジスト１の未露光部を感光させる。次
にレジスト１を現像すると第１図（ｄ）に示すような断
面形状のレジストパターンが形成される。次に第１図（
ｅ）に示すように、異方性ドライエッチ装置を使用して
レジスト１とポリイミド２のエツチングの選択比１の条
件、すなわちＣＦ４：０ｚ＝１：２ ５ｐａ ２ＱＯ
Ｗの条件下で１００％オーバーエッチを行った後、第１
図（「）に示すように、レジスト１を剥離するとポリイ
ミド２のスルーホール形状が階段状になる。次に、第１
図（ｇ）に示すように、２層目の配線９をスパッタリン
グ法を使用して、例えばアルミニウムを成膜し、配線パ
ターンをフォトレジストで形成し、レジストをマスクに
エツチングを行いレジストを剥離して多層配線を半導体
装置を形成する。
第２図（ａ）乃至（ｈ）は本発明の第２の実施例を説明
するための工程順に示した断面図である。この実施例は
ポリイミドの下層にＣＶＤシリコン酸化膜を形成した場
合である。第２図（ａ）に示すように、従来技術で、−
層目配線まで形成した紫外線消去型のＥＰＲＯＭ部付の
集積回路基板に、ＣＶＤ法でシリコン酸化膜２３を形成
した後、ポリイミド２２を実施例１の要領で塗布して、
熱処理を行う。その後フォトレジスト２１を膜厚３μｍ
で塗布する。
するための工程順に示した断面図である。この実施例は
ポリイミドの下層にＣＶＤシリコン酸化膜を形成した場
合である。第２図（ａ）に示すように、従来技術で、−
層目配線まで形成した紫外線消去型のＥＰＲＯＭ部付の
集積回路基板に、ＣＶＤ法でシリコン酸化膜２３を形成
した後、ポリイミド２２を実施例１の要領で塗布して、
熱処理を行う。その後フォトレジスト２１を膜厚３μｍ
で塗布する。
次に第２図（ｂ）に示すように３μｍのスルーホールと
ＥＰＲＯＭ部が開口されるマスク２６を使用してレジス
トを５０％程度露光する。次に第２図（Ｃ）に示すよう
に、１．５μｍのスルーホールのみが開口されるマスク
２８を使用して、残りの５０％を露光した後、第２図（
ｄ）に示すようにこれを現像してフォトレジスト２１の
パターンが形成される。
ＥＰＲＯＭ部が開口されるマスク２６を使用してレジス
トを５０％程度露光する。次に第２図（Ｃ）に示すよう
に、１．５μｍのスルーホールのみが開口されるマスク
２８を使用して、残りの５０％を露光した後、第２図（
ｄ）に示すようにこれを現像してフォトレジスト２１の
パターンが形成される。
次に第２図（ｅ）に示すように、異方性ドライエッチ装
置を使用してポリイミド２２とＣｖＤ酸化膜２３をエツ
チングする。エツチング条件は、ＣＦ４：０２＝１ ：
１ ５ｐａ ２００Ｗで、オーバーエッチはスルー
ホール部で１０％程度にする。これにより、１００％露
光部は、ポリイミド２２とＣＶＤ酸化膜２３がエツチン
グされる。
置を使用してポリイミド２２とＣｖＤ酸化膜２３をエツ
チングする。エツチング条件は、ＣＦ４：０２＝１ ：
１ ５ｐａ ２００Ｗで、オーバーエッチはスルー
ホール部で１０％程度にする。これにより、１００％露
光部は、ポリイミド２２とＣＶＤ酸化膜２３がエツチン
グされる。
５０％露光部は未露光のレジスト２１とポリイミド２２
の一部がエツチングされる。次に第２図（ｆ）に示すよ
うに、エツチングガスを０２のみにして、５０％露光部
のポリイミド２２のみを異方性エッチする。更に、第２
図（ｇ）に示すようにレジスト２１を剥離した後、第２
図（ｈ）に示すように、第１の実施例と同じ方法で、２
層目のアルミニウム配線２９を形成することにより、多
層配線の半導体装置を製造する６本実施例では、同一工
程により、ＣＶＤ酸化膜状に開口部を形成することがで
きる。
の一部がエツチングされる。次に第２図（ｆ）に示すよ
うに、エツチングガスを０２のみにして、５０％露光部
のポリイミド２２のみを異方性エッチする。更に、第２
図（ｇ）に示すようにレジスト２１を剥離した後、第２
図（ｈ）に示すように、第１の実施例と同じ方法で、２
層目のアルミニウム配線２９を形成することにより、多
層配線の半導体装置を製造する６本実施例では、同一工
程により、ＣＶＤ酸化膜状に開口部を形成することがで
きる。
以上説明したように本発明は、層間絶縁膜のポリイミド
のスルーホールのエツチング時に、フォトレジストの露
光を大きい寸法の第１のスルーホールマスクと、小さめ
の寸法の第２のスルーホールマスクの２枚のマスクを使
用して２段階で行ない、これを現像して、段差のあるレ
ジストパターンをマスクにして、ポリイミドとフォトレ
ジストの選択比ｌの条件で異方性エッチを行うことによ
り段差をもったステップカバレッジに有利な形状のスル
ーホールが形成できる効果がある。
のスルーホールのエツチング時に、フォトレジストの露
光を大きい寸法の第１のスルーホールマスクと、小さめ
の寸法の第２のスルーホールマスクの２枚のマスクを使
用して２段階で行ない、これを現像して、段差のあるレ
ジストパターンをマスクにして、ポリイミドとフォトレ
ジストの選択比ｌの条件で異方性エッチを行うことによ
り段差をもったステップカバレッジに有利な形状のスル
ーホールが形成できる効果がある。
第１図（ａ）乃至（ｇ）は本発明の第１の実施例を説明
するための工程順に示した断面図、第２図（ａ）乃至（
ｈ）は本発明の第２の実施例を説明するための工程順に
示した断面図である。 １・・・・・・レジスト、２・・・・・・ポリイミド、
３・・・・・・１層目配線、４・・・・・・酸化膜、訃
・・・・・基板、６・・・・・・マスク、７・・・・・
・感光部、８・・・・・・マスク、９・・・・・・２層
目配線、２１・・・・・・レジスト、２２・・・・・・
ポリイミド、２３・・・・・・ＣＶＤ酸化膜、２４・・
・・・・１層目配線、２５・・・・・・酸化膜、２６・
・・・・・マスク、２７・・・・・・感光部、２８・・
・・・・マスク、２９・・・・・・２層目配線。 代理人 弁理士 内 原 晋 第 ｌ ワ 翳 図
するための工程順に示した断面図、第２図（ａ）乃至（
ｈ）は本発明の第２の実施例を説明するための工程順に
示した断面図である。 １・・・・・・レジスト、２・・・・・・ポリイミド、
３・・・・・・１層目配線、４・・・・・・酸化膜、訃
・・・・・基板、６・・・・・・マスク、７・・・・・
・感光部、８・・・・・・マスク、９・・・・・・２層
目配線、２１・・・・・・レジスト、２２・・・・・・
ポリイミド、２３・・・・・・ＣＶＤ酸化膜、２４・・
・・・・１層目配線、２５・・・・・・酸化膜、２６・
・・・・・マスク、２７・・・・・・感光部、２８・・
・・・・マスク、２９・・・・・・２層目配線。 代理人 弁理士 内 原 晋 第 ｌ ワ 翳 図
Claims (1)
- 第１の配線が形成された集積回路基板上に、ポリイミド
を塗布する工程と、前記ポリイミド上にフォトレジスト
を塗布する工程と、前記第１の配線パターン上に第１の
マスクを使用して前記フォトレジストを膜厚方向に２０
乃至５０％露光する工程と、前記第１のマスクよりパタ
ーン寸法の小さい第２のマスクを使用して前記工程によ
り露光した領域内を再度露光し現像する工程と、レジス
トをマスクにポリイミドを異方性エッチングする工程と
、レジストを剥離し第２の配線を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188723A JPH0237707A (ja) | 1988-07-27 | 1988-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188723A JPH0237707A (ja) | 1988-07-27 | 1988-07-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0237707A true JPH0237707A (ja) | 1990-02-07 |
Family
ID=16228654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63188723A Pending JPH0237707A (ja) | 1988-07-27 | 1988-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237707A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03266437A (ja) * | 1990-03-16 | 1991-11-27 | Toshiba Corp | 半導体装置の製造方法 |
| US5423464A (en) * | 1992-07-31 | 1995-06-13 | Asahi Kasei Kogyo Kabushiki Kaisha | Wrap film containing box and manufacturing method therefor |
| JP2014160837A (ja) * | 2007-03-26 | 2014-09-04 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法および半導体装置 |
-
1988
- 1988-07-27 JP JP63188723A patent/JPH0237707A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03266437A (ja) * | 1990-03-16 | 1991-11-27 | Toshiba Corp | 半導体装置の製造方法 |
| US5423464A (en) * | 1992-07-31 | 1995-06-13 | Asahi Kasei Kogyo Kabushiki Kaisha | Wrap film containing box and manufacturing method therefor |
| US5487716A (en) * | 1992-07-31 | 1996-01-30 | Asahi Kasei Kogyo Kabushiki Kaisha | Wrap film containing box and manufacturing method therefor |
| JP2014160837A (ja) * | 2007-03-26 | 2014-09-04 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法および半導体装置 |
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