JPS6263427A - パタ−ン形成方法 - Google Patents
パタ−ン形成方法Info
- Publication number
- JPS6263427A JPS6263427A JP60201752A JP20175285A JPS6263427A JP S6263427 A JPS6263427 A JP S6263427A JP 60201752 A JP60201752 A JP 60201752A JP 20175285 A JP20175285 A JP 20175285A JP S6263427 A JPS6263427 A JP S6263427A
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist
- preventing reflection
- reflection
- baking
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Weting (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パターン形成方法に関する０本発明のパター
ン形成方法は、例えば半導体装置の製造（超ＬＳＩの製
造など）に適用することができる。
ン形成方法は、例えば半導体装置の製造（超ＬＳＩの製
造など）に適用することができる。
本発明はパターン形成方法において、反射防止膜を高温
で十分にペイキングしてからレジストを塗布し、さらに
露光、現像、エツチングを行うことにより、レジストの
剥離を防止して微細金属配線の安定性、信鯨性を大幅に
向上させるようにしたものである。
で十分にペイキングしてからレジストを塗布し、さらに
露光、現像、エツチングを行うことにより、レジストの
剥離を防止して微細金属配線の安定性、信鯨性を大幅に
向上させるようにしたものである。
従来、高反射性の下地層（被エツチング物）上に微細パ
ターンを形成する場合、反射防止膜を塗布してからこれ
をペイキング（焼成）し、その上にレジストを順次塗布
してから所定のマスクで露光、現像を行い、現像と同時
に下地層を含めた各層を一時に除去することが行われて
いた。しかし゛ながら、反射防止膜の均一ペイキングが
困難であるためレジストとの密着性が低下するという問
題があった。
ターンを形成する場合、反射防止膜を塗布してからこれ
をペイキング（焼成）し、その上にレジストを順次塗布
してから所定のマスクで露光、現像を行い、現像と同時
に下地層を含めた各層を一時に除去することが行われて
いた。しかし゛ながら、反射防止膜の均一ペイキングが
困難であるためレジストとの密着性が低下するという問
題があった。
即ち従来、半導体基板上にＡ１等の金属配線をパターニ
ングする場合、半導体基板上にＡＩ等の金属下地層を積
層形成してから該下地層上に直接ポジ型フォトレジスト
を塗布し、さらに所定のマスクを用いて露光することが
行われていた。しかし、Ａｌの下地層は高反射性を有し
ているため、露光が不十分となる恐れがあった。このよ
うなところから、下地層の上に反射防止膜、例えばＡＩ
？Ｃ（Ｂ ｒｅｗｅｒ Ｓ ｃｉｅｎｃｅ社の商品名、
ポリイミドを主体）を直接塗布してから該反射防止膜を
所定の温度、例えば１６８℃でペイキングしたうえで、
該反射防止膜の上からレジストを塗布し、縮小投影露光
装置によって露光、現像する時に該反射防止膜とＡＩ下
地層まで溶かしてしまう方法が行われていた。この方法
は、該反射防止膜がレジストの現像液であるアルカリ現
像液に可溶であり、ペイキング温度が高くなる程現像速
度が低下して硬化し、低くなる程現像速度が増大して可
溶性が増大するという特性を利用して、該反射防止膜の
アルカリ現像液に対する溶解速度を該反射防止膜のへイ
キング温度を制御することによって調整するものである
。この方法によれば、該反射防止膜をある最適の温度で
均一に焼成することによって、レジスト現像時に下地層
まで溶解することができる。
ングする場合、半導体基板上にＡＩ等の金属下地層を積
層形成してから該下地層上に直接ポジ型フォトレジスト
を塗布し、さらに所定のマスクを用いて露光することが
行われていた。しかし、Ａｌの下地層は高反射性を有し
ているため、露光が不十分となる恐れがあった。このよ
うなところから、下地層の上に反射防止膜、例えばＡＩ
？Ｃ（Ｂ ｒｅｗｅｒ Ｓ ｃｉｅｎｃｅ社の商品名、
ポリイミドを主体）を直接塗布してから該反射防止膜を
所定の温度、例えば１６８℃でペイキングしたうえで、
該反射防止膜の上からレジストを塗布し、縮小投影露光
装置によって露光、現像する時に該反射防止膜とＡＩ下
地層まで溶かしてしまう方法が行われていた。この方法
は、該反射防止膜がレジストの現像液であるアルカリ現
像液に可溶であり、ペイキング温度が高くなる程現像速
度が低下して硬化し、低くなる程現像速度が増大して可
溶性が増大するという特性を利用して、該反射防止膜の
アルカリ現像液に対する溶解速度を該反射防止膜のへイ
キング温度を制御することによって調整するものである
。この方法によれば、該反射防止膜をある最適の温度で
均一に焼成することによって、レジスト現像時に下地層
まで溶解することができる。
しかしながらこのペイキング温度制御による方法は、大
口径のウェハーにおいては、仮に高精度のペイキング装
置を用いたとしても均一焼成が困難であるため場所によ
ってペイキングの程度にバラツキが発生し、ある部分で
は該反射防止膜の溶解速度が早いために現像後に該反射
防止膜のアンダーカットが大きくなって上層のレジスト
が剥離したり、他の部分では溶解速度が遅くなって現像
後に該反射防止膜が残留してスカムを生じさせるという
ように、プロセスの安定性、信頼性の点で問題があった
。第３図はアンダーカットが形成された状態を示し、符
号２は下地層、３はアンダーカットが形成された反射防
止膜、４はレジストをそれぞれ示す。また、溶解速度の
早い部分（現像温度の低い部分）では、レジストと該反
射防止膜との密着性が悪いために該反射防止膜に僅かの
アンダーカットが入っただけでも、レジストとの接触面
積の低下によりレジストが剥離を起してパターニングの
安定性と信頼性を低下させることが多かったφ 〔発明が解決しようとする問題点〕 上述したように従来技術には、反射防止膜全面に対する
ペイキング温度を均一に制御することが困難であったた
めにレジストと反射防止膜との密着性にバラツキが発生
し、パターニングの安定性と信頼性が低下するという問
題があった。
口径のウェハーにおいては、仮に高精度のペイキング装
置を用いたとしても均一焼成が困難であるため場所によ
ってペイキングの程度にバラツキが発生し、ある部分で
は該反射防止膜の溶解速度が早いために現像後に該反射
防止膜のアンダーカットが大きくなって上層のレジスト
が剥離したり、他の部分では溶解速度が遅くなって現像
後に該反射防止膜が残留してスカムを生じさせるという
ように、プロセスの安定性、信頼性の点で問題があった
。第３図はアンダーカットが形成された状態を示し、符
号２は下地層、３はアンダーカットが形成された反射防
止膜、４はレジストをそれぞれ示す。また、溶解速度の
早い部分（現像温度の低い部分）では、レジストと該反
射防止膜との密着性が悪いために該反射防止膜に僅かの
アンダーカットが入っただけでも、レジストとの接触面
積の低下によりレジストが剥離を起してパターニングの
安定性と信頼性を低下させることが多かったφ 〔発明が解決しようとする問題点〕 上述したように従来技術には、反射防止膜全面に対する
ペイキング温度を均一に制御することが困難であったた
めにレジストと反射防止膜との密着性にバラツキが発生
し、パターニングの安定性と信頼性が低下するという問
題があった。
本発明の目的は、レジストの剥離の発生を防止してパタ
ーニングの安定性と信頼性を向上することができるパタ
ーン形成方法を提供することにある。
ーニングの安定性と信頼性を向上することができるパタ
ーン形成方法を提供することにある。
本発明のパターン形成方法は第１図に示す如く、被エツ
チング物上に反射防止膜を形成する工程■と、該反射防
止膜上にレジスト層を形成する工程■と、該レジスト層
を露光、現像してパターニングする工程■と、該被エツ
チング物を選択的にエツチングする工程Ｖとを有するパ
ターン形成方法において、上記レジスト層の現像によっ
て上記反射防止膜が除去されないように、予め高温焼成
する（工程■）ようにしたため、上記目的を達成するこ
とができる。
チング物上に反射防止膜を形成する工程■と、該反射防
止膜上にレジスト層を形成する工程■と、該レジスト層
を露光、現像してパターニングする工程■と、該被エツ
チング物を選択的にエツチングする工程Ｖとを有するパ
ターン形成方法において、上記レジスト層の現像によっ
て上記反射防止膜が除去されないように、予め高温焼成
する（工程■）ようにしたため、上記目的を達成するこ
とができる。
〔発明の作用）
すなわち本発明は、反射防止膜を高反射金属下地層上に
塗布して十分に高温でペイキングし、レジスト層の塗布
形成後、露光、現像することによってレジストパターン
の形成を行い、最後に反射防止膜を残したまま反応性イ
オンエツチング（ＲＩ Ｅ）などの手段で反射防止膜、
下地層のエツチングを行うようにしたため、反射防止膜
のべイキング温度制御の困難性を原因とした不均一ペイ
キングに基くレジストと反射防止膜との剥離を防止する
ことができる。
塗布して十分に高温でペイキングし、レジスト層の塗布
形成後、露光、現像することによってレジストパターン
の形成を行い、最後に反射防止膜を残したまま反応性イ
オンエツチング（ＲＩ Ｅ）などの手段で反射防止膜、
下地層のエツチングを行うようにしたため、反射防止膜
のべイキング温度制御の困難性を原因とした不均一ペイ
キングに基くレジストと反射防止膜との剥離を防止する
ことができる。
以下、本発明のパターン形成方法について実施例により
詳細に説明する。
詳細に説明する。
第１図は本発明方法のフロー図、第２図（イ）〜（す）
は本発明方法の一実施例の工程説明図である。この実施
例においては、第２図（イ）に示すようにＳｉ等の半導
体基板ｌ上にＡ２からなる高反射性の下地層（被エツチ
ング物）２を積層形成したものを処理する場合について
説明する（第２図（イ）は、第１図の工程■前の状態を
示す、）。
は本発明方法の一実施例の工程説明図である。この実施
例においては、第２図（イ）に示すようにＳｉ等の半導
体基板ｌ上にＡ２からなる高反射性の下地層（被エツチ
ング物）２を積層形成したものを処理する場合について
説明する（第２図（イ）は、第１図の工程■前の状態を
示す、）。
第２図（ロ）は、工程Ｔ後の、ＡＲＣから成る反射防止
膜３をＡ１下地層２上に回転塗布（工程Ｉ）したあと高
温ペイキング（工程Ｕ＞した状態を示す。工程Ｈにおけ
るペイキング温度としては約１８５℃以上が好ましい、
このような高温ペイキングによれば均一なペイキングが
可能であり、高温ペイキングによって全面的に硬化した
反射防止膜３は、次工程で塗布されるボジレジス！・の
アルカリ現像液に溶解することがない。
膜３をＡ１下地層２上に回転塗布（工程Ｉ）したあと高
温ペイキング（工程Ｕ＞した状態を示す。工程Ｈにおけ
るペイキング温度としては約１８５℃以上が好ましい、
このような高温ペイキングによれば均一なペイキングが
可能であり、高温ペイキングによって全面的に硬化した
反射防止膜３は、次工程で塗布されるボジレジス！・の
アルカリ現像液に溶解することがない。
第２図（ハ）は、ポジレジスト（層）４を反射防止膜３
上に塗布形成する工程■後の構造を示す。
上に塗布形成する工程■後の構造を示す。
ポジレジスト４は後のエツチング工程においてマスクと
して使用されるため、その膜厚は反射防止膜よりも十分
に厚（構成する。
して使用されるため、その膜厚は反射防止膜よりも十分
に厚（構成する。
第２図（ニ）は、マスク５を用いてポジレジスト４を露
光する工程を示す。
光する工程を示す。
第２図（ホ）は、ポジレジスト４を露光現像し７た工程
■の構造を示す、この工程■において反射防止膜上にレ
ジストパターンが形成される。
■の構造を示す、この工程■において反射防止膜上にレ
ジストパターンが形成される。
第２図（へ）（ト）は、Ａ４下地層２を、ＲＩＥ（Ｒｅ
ａｅｔｖｉｖｓ Ｉ ｏｎ Ｅ ｔｃｈｉｎｇ）法
によって反射防止膜３と、Ａ１下地層２を順次選択的に
異方性エツチングする工程■を示し、レジスト４の膜厚
は反射防止膜の膜厚よりも十分に厚いのでレジストをマ
スクとして反射防止膜のエツチングが行われる。ＲＩＨ
においては、例えばＣＬ’系イオンを使用する。
ａｅｔｖｉｖｓ Ｉ ｏｎ Ｅ ｔｃｈｉｎｇ）法
によって反射防止膜３と、Ａ１下地層２を順次選択的に
異方性エツチングする工程■を示し、レジスト４の膜厚
は反射防止膜の膜厚よりも十分に厚いのでレジストをマ
スクとして反射防止膜のエツチングが行われる。ＲＩＨ
においては、例えばＣＬ’系イオンを使用する。
第２図（チ）は、レジスト４と反射防止膜３を酸素プラ
ズマなどの手段を用いて剥離除去する工程■を示し、こ
の工程は下地層２が完全にエッチ状態を示す。
ズマなどの手段を用いて剥離除去する工程■を示し、こ
の工程は下地層２が完全にエッチ状態を示す。
以上のように本発明方法においては、反射防止膜３を高
温ペイキングによって均一に加熱硬化させることによっ
てレジストの現像液に対して不溶化させるとともに、レ
ジスト４の現像後に反射防止膜３を全面的に残留させ、
さらにＲＩＥによって反射防止膜３及び下地層２の除去
を順次行うようにしたため、ペイキングのバラツキに基
く不要な反射防止膜の残留や、反射防止膜とレジストと
の密着不良を原因としたパターニングの安定性及び信頼
性の低下を防ぐことができる。また、反射防止膜の反射
防止効果を十分に発揮させて、下地層の反射の影響を受
けることなく高精度な配線パターンを形成することがで
きる。
温ペイキングによって均一に加熱硬化させることによっ
てレジストの現像液に対して不溶化させるとともに、レ
ジスト４の現像後に反射防止膜３を全面的に残留させ、
さらにＲＩＥによって反射防止膜３及び下地層２の除去
を順次行うようにしたため、ペイキングのバラツキに基
く不要な反射防止膜の残留や、反射防止膜とレジストと
の密着不良を原因としたパターニングの安定性及び信頼
性の低下を防ぐことができる。また、反射防止膜の反射
防止効果を十分に発揮させて、下地層の反射の影響を受
けることなく高精度な配線パターンを形成することがで
きる。
以上のように本発明のパターン形成方法によれば、ペイ
キング温度のバラツキに暴く不要な反射防止膜の残留や
、反射防止膜とレジストとの密着不良を原因としたパタ
ーニングの安定性及びイｓ転性の低下を防ぐことができ
る。
キング温度のバラツキに暴く不要な反射防止膜の残留や
、反射防止膜とレジストとの密着不良を原因としたパタ
ーニングの安定性及びイｓ転性の低下を防ぐことができ
る。
第１図は本発明方法の工程を示すフロー図、第２図（イ
）〜（１月は本発明方法の一実施例の工程説明図であり
、（イ）はプロセス開始前の状態、（ロ）は反射防止膜
塗布及び高温焼成工程、（ハ）はレジスト塗布工程、（
ニ）は露光工程、（ホ）は現像工程、（へ）（ト）はＸ
ソチング工程、（チ）はレジスト剥離工程、（す）は完
成状態をそれぞれ示す。第３図は従来のパターン形成方
法において反射防止膜にアンダーカットが形成された状
態を示す。 １−一一−−−半導体基板、 ２−−−−一高反射金属
下地層、３− 反射防止膜、 ４−一−−レジスト、
５−・−マスク。
）〜（１月は本発明方法の一実施例の工程説明図であり
、（イ）はプロセス開始前の状態、（ロ）は反射防止膜
塗布及び高温焼成工程、（ハ）はレジスト塗布工程、（
ニ）は露光工程、（ホ）は現像工程、（へ）（ト）はＸ
ソチング工程、（チ）はレジスト剥離工程、（す）は完
成状態をそれぞれ示す。第３図は従来のパターン形成方
法において反射防止膜にアンダーカットが形成された状
態を示す。 １−一一−−−半導体基板、 ２−−−−一高反射金属
下地層、３− 反射防止膜、 ４−一−−レジスト、
５−・−マスク。
Claims (1)
- 【特許請求の範囲】 １、被エッチング物上に反射防止膜を形成する工程と、 該反射防止膜上にレジスト層を形成する工程と、 該レジスト層を露光、現像してパターニングする工程と
、 該被エッチング物を選択的にエッチングする工程とを有
するパターン形成方法において上記レジスト層の現像に
よって上記反射防止膜が除去されないように、予め高温
焼成することを特徴とするパターン形成方法。 ２、上記エッチング工程において、上記反射防止膜と上
記被エッチングとを異方性エッチングによって除去する
ことを特徴とする特許請求の範囲第１項記載のパターン
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201752A JPS6263427A (ja) | 1985-09-13 | 1985-09-13 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201752A JPS6263427A (ja) | 1985-09-13 | 1985-09-13 | パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6263427A true JPS6263427A (ja) | 1987-03-20 |
Family
ID=16446347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60201752A Pending JPS6263427A (ja) | 1985-09-13 | 1985-09-13 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6263427A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348404B1 (en) | 1997-07-02 | 2002-02-19 | Yamaha Corporation | Wiring forming method |
-
1985
- 1985-09-13 JP JP60201752A patent/JPS6263427A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348404B1 (en) | 1997-07-02 | 2002-02-19 | Yamaha Corporation | Wiring forming method |
| US6509261B2 (en) | 1997-07-02 | 2003-01-21 | Yamaha Corporation | Wiring forming method |
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