KR100546132B1 - 반도체소자의 미세패턴 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 미세패턴 형성방법에 관한 것으로,
반도체소자의 고집적화에 따른 미세패턴의 표면거칠기를 완화하기 위하여,
피식각층 상에 형성된 감광막패턴의 표면에 유기막을 증착하고 플라즈마를 이용하여 상기 유기막과 감광막패턴을 표면으로부터 식각하여 표면거칠기가 완화된 감광막패턴을 형성함으로써 미세패턴의 선폭 측정 정확성 및 재현성을 향상시키고 완성된 소자에서 피식각층의 전기적 특성을 향상시킬 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.
Description
도 1 은 종래기술에 따라 형성된 감광막패턴을 도시한 사진.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 미세패턴 형성 방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11 : 반도체기판 13,17 : 반사방지막
15 : 감광막패턴
본 발명은 반도체 소자의 미세패턴 형성 방법에 관한 것으로, 특히
반도체소자의 고집적화에 따른 미세패턴의 표면거칠기를 제어하여 표면이 매끈한 미세패턴을 형성할 수 있도록 하는 방법에 관한 것이다.
기존에 사용하던 패턴이 반도체소자의 고집적화에 따라 감광막패턴의 표면거칠기가 하부로 전사되므로 반도체소자의 고집적화에 충분한 특성을 갖지 못하게 되었다.
패턴의 표면이 거칠면 선폭 측정시 정확성 및 재현성이 저하되어 소자의 수율을 저하시키게 된다.
또한, 감광막의 표면거칠기는 후속 식각공정시 피식각층에 그대로 전사되어 반도체소자의 전기적 특성을 저하시킨다.
도시되지 않았으나 종래기술에 따른 반도체소자의 미세패턴 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상에 피식각층을 형성한다.
상기 피식각층 상부에 반사방지막을 형성하고 이를 베이킹한다.
상기 반사방지막 상부에 감광막을 도포하고 이를 소프트 베이킹한다. 이때, 상기 감광막은 ArF 용 감광막을 사용한 것이다.
미세패턴을 형성할 수 있도록 디자인된 노광마스크를 이용하여 상기 감광막을 노광한다.
상기 노광된 감광막을 PEB ( post exposure bake ) 한다.
상기 감광막의 노광된 부분을 현상하여 제거하고 이를 마스크로 하여 상기 반사방지막을 제거함으로써 감광막패턴을 형성한다.
후속공정으로 상기 감광막패턴을 마스크로 하여 상기 피식각층을 식각하여 상기 미세패턴을 형성한다.
도 1 은 종래기술에 따라 형성된 감광막패턴을 도시한 사진이다.
그러나, 상기 감광막패턴의 표면거칠기 ( line edge roughness ) 가 심하여 상기 피식각층이 패터닝된 미세패턴에 그대로 전사되므로, 선폭 측정시 정확성이 나 재현성이 저하되고 측정치를 바탕으로 후속공정을 진행하는 경우 소자의 전기적 특성을 열화시키는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 표면이 거친 감광막패턴의 표면에 유기막인 반사방지막을 증착하고 상기 반사방지막을 식각하는 공정으로 표면거칠기가 감소된 감광막패턴을 형성함으로써 후속공정으로 형성되는 미세패턴의 특성 및 신뢰성을 향상시키는 반도체소자의 미세패턴 형성방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 미세패턴 형성방법은,
피식각층이 형성된 반도체기판 상부에 반사방지막을 형성하는 공정과,
상기 반사방지막 상부에 감광막패턴을 형성하는 공정과,
상기 감광막패턴 표면에 유기막을 형성하는 공정과,
상기 유기막을 포함한 감광막패턴의 표면을 플라즈마 식각하여 표면이 매끈한 감광막패턴을 형성하는 공정을 포함하는 것과,
상기 반사방지막을 100 ∼ 150 Å 두께로 형성하고 150 ∼ 250 ℃ 의 온도에서 베이킹하여 형성하는 것과,
상기 감광막패턴은 화학증폭형 감광막으로 형성하는 것과,
상기 감광막패턴이 ArF 용 감광막으로 형성하는 경우
10 ∼ 30 mj/㎠ 의 노광에너지로 노광하고 TMAH ( tetra methyl ammonium hydroxide ) 2.38% 수용액을 이용하여 현상하여 형성하는 것과,
상기 유기막은 반사방지막이나 감광 수지 ( resist resin )를 사용하는 것과,
상기 유기막이 반사방지막인 경우는 반사방지막을 100 ∼ 300 Å 두께로 형성하고 100 ∼ 150 ℃ 의 온도에서 85 ∼ 95 초 동안 베이킹 하여 형성하는 것과,
상기 플라즈마 식각공정은 Cl2/Ar 또는 CF4/O2/Ar 플라즈마를 이용하여 실시하는 것과,
상기 플라즈마 식각공정은 식각 시간을 조절하여 감광막패턴의 선폭을 조절하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 설명하면 다음과 같다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 미세패턴 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체기판(11) 상에 피식각층(도시안됨)을 형성하고 그 상부에 반사방지막(13)을 100 ∼ 150 Å 두께로 형성한다.
상기 반사방지막(13)을 150 ∼ 250 ℃ 의 온도에서 베이킹한다.
상기 반사방지막(13) 상부에 감광막패턴(15)을 형성한다. 이때, 상기 감광막패턴(15)은 상기 반사방지막(13) 상에 화학증폭형 감광막을 0.2 ∼ 0.3 ㎛ 두께로 도포하고 노광마스크(도시안됨)를 이용한 노광 및 현상 공정으로 패터닝하여 형성한다.
여기서, 상기 노광공정은 10 ∼ 30 mj/㎠ 의 노광에너지로 실시한다. 상기 현상 공정은 TMAH ( tetra methyl ammonium hydroxide ) 2.38% 수용액을 이용하여 실시한다.
도 2b를 참조하면, 상기 감광막패턴(15)을 포함한 전체표면상부에 반사방지막(17)을 증착한다. 이때, 상기 반사방지막(17)은 100 ∼ 300 Å 두께로 형성한다.
상기 반사방지막(17)을 100 ∼ 150 ℃ 의 온도에서 85 ∼ 95 초 동안 베이킹 한다.
도 2c 및 조 2d를 참조하면, 상기 CL2/Ar 또는 CF4/O2/Ar 플라즈마를 이용하여 감광막패턴(15)과 반사방지막(17)의 표면으로부터 동시에 식각한다.
이때, 상기 식각공정의 시간을 길게 할수록 감광막패턴(15)의 선폭이 작아지게 된다.
본 발명의 다른 실시예는 상기 반사방지막 대신 노블락 수지, 폴리비닐페놀 수지, 아크릴레이트 수지 또는 메타크릴레이트 수지 등과 같은 감광 수지를 형성하는 것이다.
아울러, 본 발명은 모든 노광 광원을 사용하는 미세패턴 형성방법에 적용할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 미세패턴 형성방법은, 미세한 감광막패턴의 표면거칠기를 완화시키기 위하여 감광막패턴 표면에 유 기막을 형성하고 플라즈마식각하여 표면에 매끈한 패턴을 형성할 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
Claims (8)
- 피식각층이 형성된 반도체기판 상부에 반사방지막을 형성하는 공정과,상기 반사방지막 상부에 감광막패턴을 형성하는 공정과,상기 감광막패턴 표면에 유기막을 형성하는 공정과,상기 유기막을 포함한 감광막패턴의 표면을 플라즈마 식각하여 표면이 매끈한 감광막패턴을 형성하는 공정을 포함하는 반도체소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 반사방지막을 100 ∼ 150 Å 두께로 형성하고 150 ∼ 250 ℃ 의 온도에서 베이킹하여 형성하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 감광막패턴은 화학증폭형 감광막으로 형성하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 감광막패턴이 ArF 용 감광막으로 형성하는 경우10 ∼ 30 mj/㎠ 의 노광에너지로 노광하고 TMAH ( tetra methyl ammonium hydroxide ) 2.38% 수용액을 이용하여 현상하여 형성하는 것을 특징으로 하는 반도 체소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 유기막은 반사방지막이나 감광 수지 ( resist resin )를 사용하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 유기막이 반사방지막인 경우는 반사방지막을 100 ∼ 300 Å 두께로 형성하고 100 ∼ 150 ℃ 의 온도에서 85 ∼ 95 초 동안 베이킹 하여 형성하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 플라즈마 식각공정은 Cl2/Ar 또는 CF4/O2/Ar 플라즈마를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 플라즈마 식각공정은 식각 시간을 조절하여 감광막패턴의 선폭을 조절하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| KR20040060411A KR20040060411A (ko) | 2004-07-06 |
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020087201A KR100546132B1 (ko) | 2002-12-30 | 2002-12-30 | 반도체소자의 미세패턴 형성 방법 |
Country Status (1)
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