JPH08203809A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH08203809A JPH08203809A JP7012163A JP1216395A JPH08203809A JP H08203809 A JPH08203809 A JP H08203809A JP 7012163 A JP7012163 A JP 7012163A JP 1216395 A JP1216395 A JP 1216395A JP H08203809 A JPH08203809 A JP H08203809A
- Authority
- JP
- Japan
- Prior art keywords
- film
- treatment
- photoresist
- protective film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【目的】半導体基板の一面上の被膜をパターニングする
処理を行い、そのあと表面のパターンを保護しながら裏
面処理を行う工程を簡略化する。 【構成】一面上の被膜のパターニングのために塗布する
フォトレジスト膜を、露光およびプレベークのみ行った
段階で残存させ、これを表面保護膜として利用して裏面
加工を行、そのあとで表面のフォトレジスト膜を現像、
ポストベークしてパターニングのためのエッチングのマ
スクとして用いる。これにより、裏面処理のために別に
表面保護膜を形成し、処理後除去する手数が省略でき
る。
処理を行い、そのあと表面のパターンを保護しながら裏
面処理を行う工程を簡略化する。 【構成】一面上の被膜のパターニングのために塗布する
フォトレジスト膜を、露光およびプレベークのみ行った
段階で残存させ、これを表面保護膜として利用して裏面
加工を行、そのあとで表面のフォトレジスト膜を現像、
ポストベークしてパターニングのためのエッチングのマ
スクとして用いる。これにより、裏面処理のために別に
表面保護膜を形成し、処理後除去する手数が省略でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の両面に対
してそれぞれ処理を行う工程を備えた半導体素子の製造
方法に関する。
してそれぞれ処理を行う工程を備えた半導体素子の製造
方法に関する。
【０００２】
【従来の技術】半導体素子を製造するために、半導体ウ
エーハの両面に対して膜形成、パターニング等の処理を
それぞれ行う必要のある場合が多い。従来、ウエーハの
裏面処理を実施する場合は、図２ (ａ) に示したような
工程でウエーハ表面の被膜のパターンを形成したのち、
パターンを形成してある部分を損傷や汚染から保護する
目的で、図２ (ｂ) に示したような工程で感光剤を含ま
ないレジストあるいはピッチと呼ばれるプロテクトワッ
クス等を表面全面に塗布し、熱処理により硬化して表面
保護膜を形成していた。そして、エッチングの裏面処理
実施の後、不要になった表面保護膜をアッシングあるい
は剥離により除去する。
エーハの両面に対して膜形成、パターニング等の処理を
それぞれ行う必要のある場合が多い。従来、ウエーハの
裏面処理を実施する場合は、図２ (ａ) に示したような
工程でウエーハ表面の被膜のパターンを形成したのち、
パターンを形成してある部分を損傷や汚染から保護する
目的で、図２ (ｂ) に示したような工程で感光剤を含ま
ないレジストあるいはピッチと呼ばれるプロテクトワッ
クス等を表面全面に塗布し、熱処理により硬化して表面
保護膜を形成していた。そして、エッチングの裏面処理
実施の後、不要になった表面保護膜をアッシングあるい
は剥離により除去する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
従来の方法では、裏面の処理を実施するために、その都
度、表面保護膜の形成と除去の工程が必要となる欠点が
ある。本発明の目的は、このような欠点を除去し、工程
数の低減の可能な半導体素子の製造方法を提供すること
にある。
従来の方法では、裏面の処理を実施するために、その都
度、表面保護膜の形成と除去の工程が必要となる欠点が
ある。本発明の目的は、このような欠点を除去し、工程
数の低減の可能な半導体素子の製造方法を提供すること
にある。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体基板の一面上でフォトリソグラ
フィにより被膜の処理を行う工程と、基板の一面上を保
護膜で覆って他面上の処理を行う工程とを備えた半導体
素子の製造方法において、基板の一面上のフォトリソグ
ラフィのためのフォトレジスト膜を塗布する工程とこの
フォトレジスト膜を露光する工程とののち、そのフォト
レジスト膜を一面上の保護膜として用いて他面上の処理
を行う工程と、そのあとの一面上のフォトレジスト膜を
現像し、硬化する工程とを経て一面上の被膜の処理を行
うものとする。処理工程をエッチングで行うこと、およ
びフォトレジスト膜をプレブレークして溶剤を蒸発させ
たのち保護膜として用いることが有効である。
めに、本発明は、半導体基板の一面上でフォトリソグラ
フィにより被膜の処理を行う工程と、基板の一面上を保
護膜で覆って他面上の処理を行う工程とを備えた半導体
素子の製造方法において、基板の一面上のフォトリソグ
ラフィのためのフォトレジスト膜を塗布する工程とこの
フォトレジスト膜を露光する工程とののち、そのフォト
レジスト膜を一面上の保護膜として用いて他面上の処理
を行う工程と、そのあとの一面上のフォトレジスト膜を
現像し、硬化する工程とを経て一面上の被膜の処理を行
うものとする。処理工程をエッチングで行うこと、およ
びフォトレジスト膜をプレブレークして溶剤を蒸発させ
たのち保護膜として用いることが有効である。
【０００５】
【作用】フォトリソグラフィのためのフォトレジスト膜
は全面に形成され、露光しても現像しなければ全面を覆
った状態で残存しているため、裏面処理時の表面保護膜
として利用できる。このため表面保護膜の成膜および除
去の工程を省くことができる。フォトレジスト膜をプレ
ブレークしたのち表面保護膜として用いることは、機械
的強度が向上しているので保護作用が強い。
は全面に形成され、露光しても現像しなければ全面を覆
った状態で残存しているため、裏面処理時の表面保護膜
として利用できる。このため表面保護膜の成膜および除
去の工程を省くことができる。フォトレジスト膜をプレ
ブレークしたのち表面保護膜として用いることは、機械
的強度が向上しているので保護作用が強い。
【０００６】
【実施例】図１は本発明の一実施例の半導体素子の製造
工程の一部を示す工程図である。先ず表面の窒化膜にパ
ッド部の窓開けを行うために、半導体ウエーハの表面に
フォトレジストの密着性を向上させるためのカップリン
グ剤としてヘキサメチルジシラン (ＨＭＤＳ) を蒸気状
にして塗布したのち、ウエーハ表面全面にスピンコータ
を用いてフォトレジストを塗布した。塗布後、９５℃、
１２０ｓｅｃのプレブレーク処理を行い、フォトレジス
ト中の溶剤を蒸発させた。次いで、表面にマスクパター
ンごしに紫外線を照射した。ここまでは図２ (ａ) に示
す工程と同じであるが、露光終了後、ウエーハ表面のプ
レベークされたフォトレジストを表面保護膜としてその
フォトレジストを感光させないような雰囲気中で、すな
わちフォトエッチング工程に用いられるイエロールーム
と呼ばれる暗室構造中でＨＦを使用した基板裏面上の熱
酸化膜の除去を行った。これが図１に示した裏面処理−
１であり、つづいてプラズマエッチングにより裏面上の
窒化シリコン膜の除去を行った。これが図に示した裏面
処理−２である。このあと、現像液を用いて２０℃、８
０ｓｅｃの現像処理をフォトレジストに対して行い、マ
スクパターンに対応したフォトレジストパターンを形成
したのち、１４０℃、３０ｍｉｎのポストベーク処理を
行い、フォトレジストを焼きしめた。そして、ウエーハ
表面上のパッド部となる位置で露出した窒化膜をプラズ
マエッチングにて除去して窓開けを行い、さいごに不要
になったフォトレジストをアッシングで除去した。
工程の一部を示す工程図である。先ず表面の窒化膜にパ
ッド部の窓開けを行うために、半導体ウエーハの表面に
フォトレジストの密着性を向上させるためのカップリン
グ剤としてヘキサメチルジシラン (ＨＭＤＳ) を蒸気状
にして塗布したのち、ウエーハ表面全面にスピンコータ
を用いてフォトレジストを塗布した。塗布後、９５℃、
１２０ｓｅｃのプレブレーク処理を行い、フォトレジス
ト中の溶剤を蒸発させた。次いで、表面にマスクパター
ンごしに紫外線を照射した。ここまでは図２ (ａ) に示
す工程と同じであるが、露光終了後、ウエーハ表面のプ
レベークされたフォトレジストを表面保護膜としてその
フォトレジストを感光させないような雰囲気中で、すな
わちフォトエッチング工程に用いられるイエロールーム
と呼ばれる暗室構造中でＨＦを使用した基板裏面上の熱
酸化膜の除去を行った。これが図１に示した裏面処理−
１であり、つづいてプラズマエッチングにより裏面上の
窒化シリコン膜の除去を行った。これが図に示した裏面
処理−２である。このあと、現像液を用いて２０℃、８
０ｓｅｃの現像処理をフォトレジストに対して行い、マ
スクパターンに対応したフォトレジストパターンを形成
したのち、１４０℃、３０ｍｉｎのポストベーク処理を
行い、フォトレジストを焼きしめた。そして、ウエーハ
表面上のパッド部となる位置で露出した窒化膜をプラズ
マエッチングにて除去して窓開けを行い、さいごに不要
になったフォトレジストをアッシングで除去した。
【０００７】このように図２ (ａ) 、 (ｂ) に示した工
程を図１に示したフローに代えることができた。
程を図１に示したフローに代えることができた。
【０００８】
【発明の効果】半導体基板の表面上の被膜に対するフォ
トリソグラフィのためのフォトレジスト膜を現像前の状
態で裏面処理時の表面保護膜として用いることにより、
次の効果が得られた。 (1)裏面処理ごとに表面保護膜を形成し、除去する工程
の必要がなくなった。
トリソグラフィのためのフォトレジスト膜を現像前の状
態で裏面処理時の表面保護膜として用いることにより、
次の効果が得られた。 (1)裏面処理ごとに表面保護膜を形成し、除去する工程
の必要がなくなった。
【０００９】(2)裏面処理のための表面保護膜の材料や
保護膜形成の設備を準備する必要がなくなった。 このように、半導体素子の製造の際にウエーハプロセス
の工程が簡略化され、より再現性のよい半導体素子の製
造が可能となった。
保護膜形成の設備を準備する必要がなくなった。 このように、半導体素子の製造の際にウエーハプロセス
の工程が簡略化され、より再現性のよい半導体素子の製
造が可能となった。
【図面の簡単な説明】
【図１】本発明の一実施例における半導体基板両面処理
の工程図
の工程図
【図２】従来の半導体基板両面処理の工程を示し、
（ａ）は表面処理の工程図、（ｂ）は裏面処理の工程図
（ａ）は表面処理の工程図、（ｂ）は裏面処理の工程図
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０３Ｆ 7/40 ５０１
Claims (3)
- 【請求項１】半導体基板の一面上でフォトリソグラフィ
により被膜の処理を行う工程と、基板の一面上を保護膜
で覆って他面の処理を行う工程とを備えた半導体素子の
製造方法において、基板の一面上のフォトリソグラフィ
のためのフォトレジスト膜を塗布する工程とこのフォト
レジスト膜を露光する工程ののち、そのフォトレジスト
膜を一面上の保護膜として用いて他面上の処理を行う工
程と、そのあとの一面上のフォトレジスト膜を現像し、
硬化する工程とを経て一面上の被膜の処理を行うことを
特徴とする半導体素子の製造方法。 - 【請求項２】処理工程をエッチングによって行う請求項
１記載の半導体素子の製造方法。 - 【請求項３】フォトレジスト膜をプレブレークして溶剤
を蒸発させたのち保護膜として用いる請求項２あるいは
３記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7012163A JPH08203809A (ja) | 1995-01-30 | 1995-01-30 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7012163A JPH08203809A (ja) | 1995-01-30 | 1995-01-30 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203809A true JPH08203809A (ja) | 1996-08-09 |
Family
ID=11797782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7012163A Pending JPH08203809A (ja) | 1995-01-30 | 1995-01-30 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08203809A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015162786A1 (ja) * | 2014-04-25 | 2015-10-29 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-01-30 JP JP7012163A patent/JPH08203809A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015162786A1 (ja) * | 2014-04-25 | 2015-10-29 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPWO2015162786A1 (ja) * | 2014-04-25 | 2017-04-13 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US10211056B2 (en) | 2014-04-25 | 2019-02-19 | Mitsubishi Electric Corporation | Semiconductor device manufacturing method |
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