JP4267298B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

Info

Publication number
JP4267298B2
JP4267298B2 JP2002325419A JP2002325419A JP4267298B2 JP 4267298 B2 JP4267298 B2 JP 4267298B2 JP 2002325419 A JP2002325419 A JP 2002325419A JP 2002325419 A JP2002325419 A JP 2002325419A JP 4267298 B2 JP4267298 B2 JP 4267298B2
Authority
JP
Japan
Prior art keywords
pattern
wafer
reticle
opening
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002325419A
Other languages
English (en)
Other versions
JP2003280170A (ja
Inventor
チョイ サン−タエ
キム ムーン−ウォイ
キム クァン−チュル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2003280170A publication Critical patent/JP2003280170A/ja
Application granted granted Critical
Publication of JP4267298B2 publication Critical patent/JP4267298B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/38Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関するもので、より詳細に述べると、ウエハーの縁領域のうち、パターンの変形が生じる部分のみ露光されるようにレチクルを製造した後、そのレチクルを用いてパターンの変形が生じる部分だけ2重露光することによって、回路パターンの変形が生じる部分のフォトレジストを全て除去するレチクル及びそれを用いた半導体素子の製造方法に関するものである。
【0002】
【従来の技術】
一般的に、半導体素子の製造時、フォトレジストパターンを形成するための写真エッチング工程はシリコンウエハー上にフォトレジスト膜を塗布して形成するコーティング工程と、このフォトレジスト膜が形成されたウエハー上にレチクル(マスク)を用いて選択的に露光させる露光工程と、この露光したフォトレジスト膜を現像して微細パターンを形成する現像工程とからなる。
【0003】
最近、前述の露光工程では、コーティング工程時のウエハーの縁部に、コーティングされたフォトレジスト膜を除去する縁部露光工程も行われている。それにより、他の工程ではこの縁部のフォトレジスト膜が異物質として作用することが防止できる。
【0004】
従来、半導体素子の製造方法のうち、レチクルを用いた露光工程では、一つの素子に対応したパターンに基づいて露光することでなく、レチクルの内にできるだけ多くのパターンを配列して、一度に露光して露光処理速度を向上させる。
【0005】
しかし、前述のような従来の技術を利用すると、図1に示すように、露光の不要なウエハーの縁領域まで露光してしまい、その結果、前記領域のウエハーに意図していない段差が形成される。その段差は後続のフォトリソグラフィーの露光工程において、デフォーカスを引き起こし、回路パターンが変形する問題点があった。
【0006】
さらに、このように変形したパターンは、後続の工程における不良の原因として作用し、図2に示すように液体により流されるような不良をウエハー全体に誘発して、半導体素子の特性を低下させる問題点があった。
【0007】
【発明が解決しようとする課題】
このような問題点を解決するために考案された本発明の目的は、特に多層フォトレジスト層が塗布されたウエハーの縁領域のうち、パターンの変形が生じる部分のみ露光するような開口部を有するレチクルを作製し、そのレチクルを用いて2重露光を行い、パターンの変形が生じる部分のみ下のフォトレジスト層を残留させウエハー表面を保護させた後、最終のフォトレジストパターンを形成することによって、後続のエッチング時にパターンの変形が生じる部分にエッチングパターンが形成されることを防止できるようにしたレチクル及びそれを用いた半導体素子の製造方法を提供することにある。
【0008】
【課題を解決するための手段】
前述の目的を達成するために、本発明は、一定の大きさのパターンを形成するための所定パターン用の第1開口部と、前記第1開口部を取り囲む縁領域と、第2開口部とを含むレチクルを用いた半導体素子の製造方法において、ウエハー上にネガティブフォトレジストを塗布する段階と、前記レチクルの前記第2開口部を用いて前記ウエハーの縁領域でネガティブフォトレジストの露光及び現像工程を行い、ネガティブフォトレジストパターンを形成する段階と、前記ネガティブフォトレジスタパターンが形成されたウエハーの全体にポジティブフォトレジストを塗布する段階と、前記レチクルの前記第1開口部を用いて前記ポジティブフォトレジストを露光及び現像してポジティブフォトレジストパターンを形成する段階と、前記ポジティブフォトレジストパターンをマスクとしてエッチングし、回路パターンを形成する段階とを含むことを特徴とする
【0010】
また、前記ネガティブフォトレジストの代わりにソルベント成分に溶けない物質を使用してもよい。
【0011】
さらに、前記ソルベント成分に溶けない物質は、200〜250℃の温度で加熱したポジティブフォトレジストを使用することが好ましい。
【0012】
本発明では、ウエハーエッチングのためのフォトレジストパターンの形成時、ウエハーの縁領域にネガティブフォトレジストパターンを残した後、ウエハーの全体にポジティブフォトレジストパターンを形成してエッチングすることによって、ウエハーの縁領域にエッチング工程により不要なパターンが形成されることを防止できる。
【0013】
【発明の実施の形態】
以下、添付図面を参照にして本発明の好ましい実施の形態について詳細に説明する。
【0014】
図3と図4は本発明の実施の形態に係るレチクルと、それを用いて露光工程を行ったウエハーの露光パターンを示す図である。
【0015】
図3に示すように本発明のレチクル100は、一定の大きさのパターンを形成するための所定の第1開口部103と、これを取り囲む縁領域105とを含み、さらに第2開口部108を含んで形成する。
【0016】
この時、前記第2開口部108はウエハーの縁領域のうち、パターンの変形が生じる部分のみ露光するために形成したものである。即ち、前記第2開口部108を用い、パターンの変形が生じる領域を2重露光してフォトレジストを除去するか、または残すことでパターンの変形を防止する。
【0017】
そして、図4に示すように、前記レチクル100を用いてウエハー120の露光時に、レチクルの第2開口部108のみをブレード処理し、ウエハーの縁領域でパターンの変形が生じる領域だけ露光工程を行うと、ウエハー上に露光された領域125が形成される。このブレード処理とは露光装置の設備によって、レチクルの第1開口部103のみを覆って、第2の開口部108のみ光が通過できるようにすることである。
【0018】
図5〜図10は、本発明の第1実施の形態に係る半導体素子の製造方法を説明するため順次に示す断面図である。
【0019】
まず、図5に示すように、ウエハー300上にネガティブフォトレジスト310を塗布した後、前記レチクル100の第2開口部(不図示)のみをブレード処理し、ウエハーの縁領域305にだけ第1露光工程を行う。ここで、ブレード処理とは露光装置の設備によって、レチクルの第1開口部103のみを覆って、第2の開口部108のみ光が通過できるようにすることである。両端のウエハーの縁領域305それぞれにレチクル100の第2開口部108による露光が対応する。
【0020】
この時、前記ネガティブフォトレジストの代りにソルベント成分に溶けない200〜250℃の温度で加熱したポジティブフォトレジストを使用してもよい。ただし、230℃以下であることが好ましい。
【0021】
そして、図6に示すように、前記第1露光工程を行ったウエハー300を現像すると、ネガティブフォトレジストの特性上、露光された部分であるウエハーの縁領域305のネガティブフォトレジストは、ウエハー300上に残りネガティブフォトレジストパターン310aを形成し、他の領域のレジストは除去される。
【0022】
次に、図7に示すように前記結果物の全体にポジティブフォトレジスト320を塗布し、前記レチクル100の第1開口部103のみをブレード処理した後、そのレチクル100を用いて第2露光工程を行う。このブレード処理とは露光装置の設備によって、レチクルの第2開口部108のみを覆って、第1の開口部103のみ光が通過できるようにすることである。
【0023】
その後図8に示すように、前記第2露光工程を行ったウエハー300を現像すれば、ポジティブフォトレジストの特性上、露光された部分は除去され、残りの部分は結果物上に残りポジティブフォトレジストパターン320aを形成する。この時、ウエハー300の縁領域305では予め形成したネガティブフォトレジストパターン310aの上部にポジティブフォトレジストパターン320aが形成される。
【0024】
次に図9に示すように、前記ポジティブフォトレジストパターン320をマスクとしてウエハーエッチング工程を行うと、ウエハーの中央領域Aにはパターンが形成されるが、ウエハーの縁領域305ではウエハー300の上部に形成されたネガティブフォトレジストパターン310aによりエッチングが防止されて、ウエハー縁領域305にはパターンが形成されない。
【0025】
続いて図10に示すように、前記ウエハー上の残留するフォトレジストを除去してウエハー300内に回路パターンを形成する。
【0026】
【発明の効果】
以上のように、本発明に係る半導体素子の製造方法では、ウエハー上のパターンの変形が生じる部分を保護するフォトレジスト膜を形成した後、それに引き続く回路パターンのフォトリソグラフィーを行うことにより、エッチング時に、ウエハー上のパターンの変形が生じる部分にエッチングパターンが形成することを防止し、パターン線幅の均一性を向上させるだけでなく、半導体素子の特性及び信頼性が向上する。
【図面の簡単な説明】
【図1】 従来の半導体素子の製造方法で形成した結果物の問題点を示す図面である。
【図2】 従来の半導体素子の製造方法で形成した結果物の問題点を示す図面である。
【図3】 本発明の実施の形態に係るレチクルと、これを用いて露光工程を行ったウエハーの露光パターンを示す図面である。
【図4】 本発明の実施の形態に係るレチクルと、それを用いて露光工程を行ったウエハーの露光パターンを示す図面である。
【図5】 本発明の第1実施例の形態に係る半導体素子の製造方法を説明するために、順次に示す断面図である。
【図6】 本発明の第1実施例の形態に係る半導体素子の製造方法を説明するために、順次に示す断面図である。
【図7】 本発明の第1実施例の形態に係る半導体素子の製造方法を説明するために、順次に示す断面図である。
【図8】 本発明の第1実施例の形態に係る半導体素子の製造方法を説明するために、順次に示す断面図である。
【図9】 本発明の第1実施例の形態に係る半導体素子の製造方法を説明するために、順次に示す断面図である。
【図10】 本発明の第1実施例の形態に係る半導体素子の製造方法を説明するために、順次に示す断面図である。
【符号の説明】
100 レチクル、103 第1開口部、108 第2開口部、300 ウエハー、305 縁領域、310 ネガティブフォトレジスト、320 ポジティブフォトレジスト。

Claims (3)

  1. 一定の大きさのパターンを形成するための所定パターン用の第1開口部と、前記第1開口部を取り囲む縁領域と、第2開口部とを含むレチクルを用いた半導体素子の製造方法において、
    ウエハー上にネガティブフォトレジストを塗布する段階と、
    前記レチクルの前記第2開口部を用いて前記ウエハーの縁領域でネガティブフォトレジストの露光及び現像工程を行い、ネガティブフォトレジストパターンを形成する段階と、
    前記ネガティブフォトレジスタパターンが形成されたウエハーの全体にポジティブフォトレジストを塗布する段階と、
    前記レチクルの前記第1開口部を用いて前記ポジティブフォトレジストを露光及び現像してポジティブフォトレジストパターンを形成する段階と、
    前記ポジティブフォトレジストパターンをマスクとしてエッチングし、回路パターンを形成する段階と、
    を含むことを特徴とする半導体素子の製造方法
  2. 前記ネガティブフォトレジストの代わりにソルベント成分に溶けない物質を使用することを特徴とする請求項1に記載の半導体素子の製造方法。
  3. 前記ソルベント成分に溶けない物質は、200〜250℃の温度で加熱したポジティブフォトレジストを使用することを特徴とする請求項2に記載の半導体素子の製造方法。
JP2002325419A 2001-11-08 2002-11-08 半導体素子の製造方法 Expired - Fee Related JP4267298B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2001-69568 2001-11-08
KR10-2001-0069568A KR100431992B1 (ko) 2001-11-08 2001-11-08 레티클을 이용한 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
JP2003280170A JP2003280170A (ja) 2003-10-02
JP4267298B2 true JP4267298B2 (ja) 2009-05-27

Family

ID=19715840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002325419A Expired - Fee Related JP4267298B2 (ja) 2001-11-08 2002-11-08 半導体素子の製造方法

Country Status (4)

Country Link
US (1) US20030087166A1 (ja)
JP (1) JP4267298B2 (ja)
KR (1) KR100431992B1 (ja)
TW (1) TWI284251B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107664916A (zh) * 2017-09-30 2018-02-06 德淮半导体有限公司 半导体装置及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040892A (en) * 1997-08-19 2000-03-21 Micron Technology, Inc. Multiple image reticle for forming layers
US5935737A (en) * 1997-12-22 1999-08-10 Intel Corporation Method for eliminating final euv mask repairs in the reflector region
KR100516747B1 (ko) * 1998-12-31 2005-10-26 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
KR20000066337A (ko) * 1999-04-15 2000-11-15 김영환 반도체 노광 장비
KR20010045203A (ko) * 1999-11-03 2001-06-05 박종섭 레티클 및 이를 이용한 반도체 소자의 제조방법
KR100431991B1 (ko) * 2001-11-07 2004-05-22 주식회사 하이닉스반도체 레티클 및 이를 이용한 반도체소자의 제조방법

Also Published As

Publication number Publication date
US20030087166A1 (en) 2003-05-08
TW200407677A (en) 2004-05-16
TWI284251B (en) 2007-07-21
JP2003280170A (ja) 2003-10-02
KR20030038142A (ko) 2003-05-16
KR100431992B1 (ko) 2004-05-22

Similar Documents

Publication Publication Date Title
KR0156316B1 (ko) 반도체장치의 패턴 형성방법
JP4206669B2 (ja) エッチングパターン形成方法
JP4267298B2 (ja) 半導体素子の製造方法
TW201312647A (zh) 形成蝕刻遮罩之方法
KR100576835B1 (ko) 두 번의 포토 공정들 동안 이용되는 포토 마스크들 및그의 사용방법들
KR100431991B1 (ko) 레티클 및 이를 이용한 반도체소자의 제조방법
JPS62245251A (ja) レジストパタ−ン形成方法
JPH085812A (ja) λ/4シフト回折格子の製造方法
JP2000056476A (ja) レジストパターン形成方法
KR100687852B1 (ko) 반도체 소자의 제조 방법
JP2544478B2 (ja) ウエットエッチング方法
US6258490B1 (en) Transmission control mask utilized to reduce foreshortening effects
KR0141156B1 (ko) 마스크의 리페어방법
JPH0831717A (ja) レジストパターンの形成方法
KR20000045425A (ko) 반도체 소자의 미세패턴 형성방법
KR101096208B1 (ko) 반도체 소자의 소자 분리용 패턴 형성 방법
KR970002430B1 (ko) 반도체 소자의 감광막패턴 제조방법
KR970008268B1 (ko) 감광막의 미세패턴 형성방법
KR100818395B1 (ko) 이중노광을 이용한 포토레지스트 패턴의 형성 방법
JP2005084312A (ja) レジストパターニング方法及び半導体装置の製造方法
JPS60106132A (ja) パタ−ン形成方法
KR20050030343A (ko) 반도체소자의 콘택홀 형성방법
JPH01239928A (ja) パターン形成方法
JP2004325724A (ja) レジストパターン形成方法
KR20060000873A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050407

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080411

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080415

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080714

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090120

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090218

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130227

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140227

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees