KR20010045203A - 레티클 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

레티클 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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KR20010045203A
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권원택
김공환
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박종섭
주식회사 하이닉스반도체
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    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes

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Abstract

본 발명은 웨이퍼의 가장자리영역과 칩영역 사이의 단차를 최소화하여 패턴의 손상 및 평탄화불량을 방지함과 더불어 소자의 수율을 실질적으로 향상시킬 수 있는 레티클 및 이를 이용한 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 레티클은 제 1 및 제 2 칩영역과, 제 1 및 제 2 칩영역을 둘러싸는 테두리영역을 포함하고, 제 1 칩영역에는 더미패턴 형성을 위하여 체인모양으로 연결된 ∩ 형상의 개구부가 구비되고, 제 2 칩영역에는 패턴용 개구부가 구비된다.

Description

레티클 및 이를 이용한 반도체 소자의 제조방법{reticle and method of manufacturing semiconductor device using the same}
본 발명은 레티클 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 특히 웨이퍼 에지의 칩손실을 최소화할 수 있는 레티클 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 웨이퍼의 가장자리에는 칩이 형성되지 않기 때문에, 웨이퍼의 칩영역과 가장자리영역 사이에 패턴밀도(pattern density) 차이로 인하여 단차가 발생된다. 이에 따라, 기판의 평탄화를 위한 화학기계연마(chemical mechanical polishing; CMP)의 진행시, 상기한 단차에 의해 웨이퍼 외각의 패턴손상이 유발되어 외각 칩의 패일(fail)이 발생될 뿐만 아니라, 웨이퍼의 평탄화가 제대로 이루어지지 않아서 이후 마스크 공정시 포커스 에러(focus error)가 유발된다.
또한, 캐패시터 형성을 위한 노광공정은 샷(shot) 단위로 이루어지는데, 웨이퍼 가장자리의 노광라인에 위치하는 칩의 경우에는, 하나의 칩만을 드럽(drop) 시키지 못하고 두개의 칩을 모두 드럽시켜야 하기 때문에, 소자의 수율이 저하되는 문제가 있었다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 웨이퍼의 가장자리영역과 칩영역 사이의 단차를 최소화하여 패턴의 손상 및 평탄화불량을 방지함과 더불어 소자의 수율을 실질적으로 향상시킬 수 있는 레티클 및 이를 이용한 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 레티클을 나타낸 도면.
도 2는 도 1의 레티클을 이용한 반도체 소자의 제조방법을 설명하기 위한 도면.
도 3은 도 2의 제 1 칩영역의 더미패턴을 나타낸 도면.
(도면의 주요부분에 대한 부호의 설명)
A, B : 제 1 및 제 2 칩영역
100 : 레티클 10 : 테두리
20 : 개구부 SL : 스크라이브 라인
200 : 웨이퍼 300A∼300D : 제 1 내지 제 4 블라인드
400 : 더미패턴
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 레티클은 제 1 및 제 2 칩영역과, 제 1 및 제 2 칩영역을 둘러싸는 테두리영역을 포함하고, 제 1 칩영역에는 더미패턴 형성을 위하여 체인모양으로 연결된 ∩ 형상의 개구부가 구비되고, 제 2 칩영역에는 패턴용 개구부가 구비된다.
또한, 본 발명에 따라, 제 1 및 제 2 칩영역이 정의되고 제 1 및 제 2 칩영역이 테두리에 의해 둘러싸이고, 제 1 칩영역에는 더미패턴 형성을 위하여 체인모양으로 연결된 ∩ 형상의 개구부가 구비되고, 제 2 칩영역에는 캐패시터 콘택용 개구부가 구비된 레티클을 준비하는 단계; 제 1 및 제 2 칩영역이 정의된 웨이퍼의 가장자리영역 상에 상기 레티클을 올려놓는 단계; 레티클과 웨이퍼 사이에 웨이퍼의 외각 가장자리의 칩영역인 제 1 칩영역을 차단함과 더불어 레티클의 테두리 가장자리와 오버랩되도록 제 1 내지 제 4 블라인드를 셋팅하여 제 2 칩영역만을 오픈시키는 단계; 오프된 제 2 칩영역을 제 1 노광으로 노광하여 제 2 칩영역에 패턴을 형성하는 단계; 및 제 2 칩영역을 차단함과 더불어 제 1 칩영역이 오픈되도록 제 1 내지 제 4 블라인드를 다시 셋팅한 후, 제 2 노광으로 오픈된 제 1 칩영역을 노광하여 제 1 칩영역에 체인모양으로 연결된 ∩ 형상의 더미패턴을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 실시예에 따른 레티클을 나타낸 단면도로서, 예컨대 캐패시터 콘택용 레티클을 나타낸 단면도로서, 도 1에 도시된 바와 같이, 본 발명에 따른 레티클(100)은 제 1 및 제 2 칩영역(A, B)이 정의되고, 제 1 및 제 2 칩영역(A, B)이 테두리에 의해 둘러싸여 있다. 또한, 제 1 칩영역(A)에는 더미패턴 형성을 위하여 체인모양으로 연결된 ∩ 형상의 개구부(20)가 구비되고, 제 2 칩영역(B)에는 캐패시터 콘택용 개구부(미도시)가 구비된다.
도 2는 도 1의 레티클을 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도로서, 웨이퍼의 가장자리 영역을 나타낸다.
도 2를 참조하면, 스크라이브 라인(SL)에 의해 제 1 및 제 2 칩영역(A, B)이 정의된 웨이퍼(200)의 가장자리영역 상에 상기한 레티클(100)을 올려놓는다. 이때, 레티클(100)과 웨이퍼(200) 사이에 웨이퍼(200)의 외각 가장자리의 칩영역인 제 1 칩영역(A)을 차단함과 더불어 레티클(100)의 테두리(10) 가장자리와 오버랩되도록 제 1 내지 제 4 블라인드(300A∼300D)를 셋팅하여 제 2 칩영역(B)만을 오픈시킨다.
그런 다음, 오프된 제 2 칩영역(B)을 제 1 노광으로 노광하여 제 2 칩영역 (B)에 캐패시터의 콘택홀(미도시)을 형성한다. 그런 다음, 제 2 칩영역(B)을 차단함과 더불어 제 1 칩영역(A)이 오픈되도록 제 1 내지 제 4 블라인드를 다시 셋팅한 후, 제 2 노광으로 오픈된 제 1 칩영역(A)을 노광한다.
즉, 도 3은 제 2 노광 후 제 1 칩영역(A)을 나타낸 도면으로서, 도 3에 도시된 바와 같이, 체인모양으로 연결된 ∩ 형상의 캐패시터 콘택 더미패턴(400)이 형성된다. 이때, 상기한 캐패시터 콘택용 레티클(100)을 이용하는 경우, 캐패시터 콘택 더미패턴(400)의 폭(W1)은 약 0.5㎛로 한다. 또한, 도시되지는 않았지만, 상기한 방법으로 캐패시터 더미패턴을 형성하는 경우, 캐패시터 더미패턴의 폭은 약 1.0㎛로 한다.
상기한 본 발명에 의하면, 웨이퍼의 가장자리 영역에 더미패턴을 형성하기 때문에, 칩영역과 가장자리영역 사이의 단차가 방지되어 CMP의 진행시 기판의 평탄화가 용이해진다. 또한, 웨이퍼 가장자리에 위치하는 칩의 경우, 하나의 레티클로 두개의 칩을 각각 노광함으로써, 소자의 수율이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (4)

  1. 제 1 및 제 2 칩영역과,
    상기 제 1 및 제 2 칩영역을 둘러싸는 테두리영역을 포함하고,
    상기 제 1 칩영역에는 더미패턴 형성을 위하여 체인모양으로 연결된 ∩ 형상의 개구부가 구비되고,
    상기 제 2 칩영역에는 패턴용 개구부가 구비된 것을 특징으로 하는 레티클.
  2. 제 1 및 제 2 칩영역이 정의되고 상기 제 1 및 제 2 칩영역이 테두리에 의해 둘러싸이고, 상기 제 1 칩영역에는 더미패턴 형성을 위하여 체인모양으로 연결된 ∩ 형상의 개구부가 구비되고, 상기 제 2 칩영역에는 캐패시터 콘택용 개구부가 구비된 레티클을 준비하는 단계;
    상기 제 1 및 제 2 칩영역이 정의된 웨이퍼의 가장자리영역 상에 상기 레티클을 올려놓는 단계;
    상기 레티클과 웨이퍼 사이에 상기 웨이퍼의 외각 가장자리의 칩영역인 제 1 칩영역을 차단함과 더불어 상기 레티클의 테두리 가장자리와 오버랩되도록 제 1 내지 제 4 블라인드를 셋팅하여 상기 제 2 칩영역만을 오픈시키는 단계;
    상기 오프된 제 2 칩영역을 제 1 노광으로 노광하여 상기 제 2 칩영역에 패턴을 형성하는 단계; 및
    상기 제 2 칩영역을 차단함과 더불어 상기 제 1 칩영역이 오픈되도록 상기 제 1 내지 제 4 블라인드를 다시 셋팅한 후, 제 2 노광으로 상기 오픈된 제 1 칩영역을 노광하여 상기 제 1 칩영역에 체인모양으로 연결된 ∩ 형상의 더미패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 레티클이 캐패시터 콘택용인 경우 상기 더미패턴의 폭은 약 0.5㎛인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 레티클이 캐패시터용인 경우 상기 더미패턴의 폭은 약 1.0㎛인 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100431991B1 (ko) * 2001-11-07 2004-05-22 주식회사 하이닉스반도체 레티클 및 이를 이용한 반도체소자의 제조방법
KR100431992B1 (ko) * 2001-11-08 2004-05-22 주식회사 하이닉스반도체 레티클을 이용한 반도체소자의 제조방법
KR100734084B1 (ko) * 2001-06-29 2007-07-02 주식회사 하이닉스반도체 반도체웨이퍼의 후면연마시의 오염방지용 레티클 및 이를이용한 오염 방지방법

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