KR20080011558A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자의 형성 공정을 수행하면서 랜딩 플러그 콘택 및 비트라인 콘택홀 형성 공정의 경우 각 각의 공정마다 각각의 노광 마스크 및 노광장비를 사용하는 불편함을 해결하기 위하여, 랜딩 플러그 및 비트라인 콘택홀을 형성하는 공정을 라인/스페이스 패턴을 포함하는 마스크 한 종류 및 다이폴 오픈 영역이 10 ~ 90도의 범위만 오픈하는 라인 타입으로 구비된 조명계만 이용하여 수행함으로써 반도체 소자의 형성 공정을 간소화 할 수 있는 발명에 관한 것이다.
Description
도 1은 본 발명에 따른 반도체 소자의 형성 방법을 수행하기 위한 노광 마스크를 도시한 평면도.
도 2는 본 발명에 따른 반도체 소자의 형성 방법을 수행하기 위한 다이폴 조명계를 도시한 평면도.
도 3은 본 발명에 따른 반도체 소자의 형성 방법을 이용하여 형성한 비트라인 콘택홀을 도시한 평면도.
< 도면의 주요부분에 대한 부호의 설명 >
100 : 마스크 110 : 스페이스
120 : 라인 130 : 비트라인 콘택
140 : 제 2 층간절연막 150 : 반도체 기판
200 : 다이폴 조명계 220 : 다이폴 오픈 영역
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자의 형성 공정을 수행하면서 랜딩 플러그 콘택 및 비트라인 콘택홀 형성 공정의 경우 각 각의 공정마다 각각의 노광 마스크 및 노광장비를 사용하는 불편함을 해결하기 위하여, 랜딩 플러그 및 비트라인 콘택홀을 형성하는 공정을 라인/스페이스 패턴을 포함하는 마스크 한 종류 및 다이폴 오픈 영역이 10 ~ 90도의 범위만 오픈하는 라인 타입으로 구비된 조명계만 이용하여 수행함으로써 반도체 소자의 형성 공정을 간소화 할 수 있는 발명에 관한 것이다.
반도체 소자가 고집적화됨에 따라 반도체 소자의 크기가 감소하고, 반도체 소자를 형성하기 위한 공정 단계가 복잡해지고 있다. 특히 랜딩 플러그 콘택홀을 형성하는 경우 반도체 기판에 게이트를 형성한 후에 활성영역의 양 에지부 및 중심부분에 해당하는 게이트 사이의 영역을 노출시켜야 하므로 그 마스크 공정이 까다로운 문제가 있다.
특히, 랜딩 플러그 콘택홀 형성 후 랜딩 플러그 형성 공정시 이미 형성된 활성영역의 중심 부분과 중첩되는 위치에 비트라인 콘택홀을 형성하여야 하는데, 비트라인 콘택홀의 크기가 매우 점점 작아지면서 그 마스크 형성 공정이 점점더 어려워 지고 있다.
또한, 비트라인 콘택홀의 정렬 공정 마진도 감소하는 문제가 있다.
이상에서 설명한 바와 같이, 랜딩 플러그 및 비트라인 콘택홀을 형성하는데 있어서 각각 별도의 마스크 및 노광 장비를 사용해야하므로, 공정이 복잡해지고 공정 시간도 증가하는 문제가 있다.
따라서 미세 패턴을 정렬하는 마스크 형성 공정이 매우 어려울 뿐만 아니라 미세화된 패턴을 취급하면서 노광 공정을 수행하는 노광 마진도 감소하게 되는 문 제가 있다.
상기 문제점을 해결하기 위하여, 본 발명은 반도체 소자의 형성 공정에 있어서 랜딩 플러그 및 비트라인 콘택홀을 형성하는 공정을 라인/스페이스 패턴을 포함하는 마스크 한 종류 및 다이폴 오픈 영역이 10 ~ 90도의 범위만 오픈하는 라인 타입으로 구비된 조명계 만 이용함으로써 수행함으로써, 반도체 소자의 형성 공정을 간소화 시킬 수 있고, 반도체 소자의 제조 비용을 낮출 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 해결하기 위한 본 발명에 따른 반도체 소자의 형성 방법으로, 제 1 실시예는 반도체 기판에 랜딩 플러그 콘택을 형성하는데 있어서, 반도체 기판의 활성영역 부분을 노출시키는 라인 형태의 차광 패턴을 포함하는 마스크를 이용하여 노광 공정을 수행하되, 상기 마스크 상부에 상기 차광 패턴과 평행한 방향으로 다이폴 오픈 영역이 구비된 조명계를 이용하는 것을 특징으로 한다. 이때, 상기 다이폴 오픈 영역이 10 ~ 90도의 범위만 오픈하는 라인 타입의 오픈 영역을 포함하는 조명계를 이용하는 것을 특징으로 한다.
아울러 본 발명에 따른 제 2 실시예는 반도체 기판에 비트라인 콘택홀을 형성하는데 있어서, 반도체 기판의 활성영역 부분을 노출시키는 라인 형태의 차광 패턴을 포함하는 마스크를 이용하여 노광 공정을 수행하되, 상기 마스크 상부에 상기 차광 패턴과 수직한 방향으로 다이폴 오픈 영역이 구비된 조명계를 이용하는 것을 특징으로 한다. 이때, 상기 다이폴 오픈 영역이 10 ~ 90도의 범위만 오픈하는 라인 타입의 오픈 영역을 포함하는 조명계를 이용하는 것을 특징으로 하고, 상기 비트라인 콘택홀을 형성한 후 열 공정을 수행하여 비트라인 콘택홀의 선폭(CD, Critical Dimension)을 축소(Shrink) 하는 단계를 더 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자의 형성 방법을 수행하기 위한 노광 마스크를 도시한 평면도이다.
도 1을 참조하면, 라인/스페이스(120/110) 타입의 레이아웃을 갖는 마스크(100)를 도시한 것으로 상기 마스크(100)를 이용하여 반도체 기판에 수행하는 노광 공정을 설명하면 다음과 같다.
먼저, STI(Shallow Trench Isolation) 공정을 이용하여 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하고, 활성영역을 지나가는 게이트를 반도체 기판 상부에 형성한다.
다음에는, 게이트 사이를 매립하는 제 1 층간절연막(미도시)을 반도체 기판 전면에 형성한다.
그 다음에는, 제 1 층간절연막 상부에 제 1 감광막(미도시)을 형성하고 라인/스페이스(120/110) 타입의 패턴을 구비하는 마스크를 이용하여 노광 공정을 수행하되 활성영역 상부의 제 1 감광막이 제거되도록 노광 공정을 수행한다.
이때, 활성영역 상부의 제 1 감광막이 라인 타입으로 모두 노출될 경우 랜딩 플러그 콘택 형성을 위하여 별도의 공정이 필요하게 되므로, 본 발명에서는 노광 공정 수행 시 다이폴 오픈 영역이 라인 타입과 평행한 방향으로 위치하는 조명계(하기 도 2 참조)를 이용한다.
그 다음에는, 제 1 감광막 패턴의 노출된 영역을 식각하여 랜딩 플러그 콘택홀을 형성하고, 제 1 감광막 패턴을 제거한 다음 식각된 영역에 플러그 물질을 매립하여 랜딩 플러그 콘택을 형성한다.
도 2는 본 발명에 따른 반도체 소자의 형성 방법을 수행하기 위한 다이폴 조명계를 도시한 평면도이다.
도 2를 참조하면, 다이폴 오픈 영역(220)이 원주를 따라서 10 ~ 90도의 범위만 오픈하는 라인 타입으로 구비되는 다이폴 조명계(200) 이다. 이와 같은 다이폴 조명계(200)를 통과한 광원은 도 1의 노광 마스크를 통과하여 웨이퍼에 랜딩 플러그 콘택홀을 형성시킨다.
도 3은 본 발명에 따른 반도체 소자의 형성 방법을 이용하여 형성한 비트라인 콘택홀을 도시한 평면도이다.
도 3을 참조하면, 도 2의 설명에서와 같이 랜딩 플러그 콘택이 형성된 반도체 기판(150) 상에 비트라인 콘택홀 형성용 제 2 층간절연막(140)을 형성한다. 다음에는, 제 2 층간절연막 상부에 도 1에서 사용된 것과 같은 라인/스페이스(120/110) 패턴을 포함하는 마스크(100)를 이용하여 노광 공정을 수행하되 도 2에서 설명한 다이폴 조명계(200)를 이용한다. 이때, 다이폴 오픈 영역이(220) 라인/스페이스(120/110) 패턴과 수직한 방향으로 위치하도록 하는 것이 바람직하다.
다음에는, 노광된 제 2 감광막을 제거하고, 제 2 감광막에 의해 노출된 제 2 층간절연막(140)을 식각한다.
그 다음에는, 열처리 공정을 수행하여 비트라인 콘택홀의 선폭(CD, Critical Dimension)을 축소(Shrink)시킨다. 그 다음에는, 제 2 감광막을 제거하고, 식각된 영역에 비트라인 콘택 플러그 물질을 매립한다.
그 다음에는, CMP 공정을 수행하여 비트라인 콘택(130)을 절연시킨다.
상술한 바와 같이, 반도체 소자의 형성 공정에 있어서 랜딩 플러그 및 비트라인 콘택홀을 형성하는 공정을 라인/스페이스 패턴을 포함하는 마스크 한 종류 및 다이폴 오픈 영역이 10 ~ 90도의 범위만 오픈하는 라인 타입으로 구비된 조명계 만 이용함으로써 수행할 수 있다. 이와 같이 마스크의 개수를 감소시키고 노광 장비의 조명계 종류를 감소시키는 방법을 사용함으로써 반도체 소자의 형성 공정을 간소화 하고, 반도체 소자의 제조 비용을 낮출 수 있다.
이상에서 설명한 바와 같이, 본 발명은 반도체 소자의 형성 공정에 있어서 랜딩 플러그 및 비트라인 콘택홀을 형성하는 공정을 라인/스페이스 패턴을 포함하는 마스크 한 종류 및 다이폴 오픈 영역이 10 ~ 90도의 범위만 오픈하는 라인 타입으로 구비된 조명계 만 이용하여 수행함으로써, 반도체 소자의 형성 공정을 간소화 하고, 반도체 소자의 제조 단가 및 시간을 감소시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 반도체 기판에 랜딩 플러그 콘택을 형성하는데 있어서,반도체 기판의 활성영역 부분을 노출시키는 라인 형태의 차광 패턴을 포함하는 마스크를 이용하여 노광 공정을 수행하되, 상기 마스크 상부에 상기 차광 패턴과 평행한 방향으로 다이폴 오픈 영역이 구비된 조명계를 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 다이폴 오픈 영역이 10 ~ 90도의 범위만 오픈하는 라인 타입의 오픈 영역을 포함하는 조명계를 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 반도체 기판에 비트라인 콘택홀을 형성하는데 있어서,반도체 기판의 활성영역 부분을 노출시키는 라인 형태의 차광 패턴을 포함하는 마스크를 이용하여 노광 공정을 수행하되, 상기 마스크 상부에 상기 차광 패턴과 수직한 방향으로 다이폴 오픈 영역이 구비된 조명계를 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 다이폴 오픈 영역이 10 ~ 90도의 범위만 오픈하는 라인 타입의 오픈 영 역을 포함하는 조명계를 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 비트라인 콘택홀을 형성한 후 열 공정을 수행하여 비트라인 콘택홀의 선폭(CD, Critical Dimension)을 축소(Shrink) 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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| KR1020060072018A KR20080011558A (ko) | 2006-07-31 | 2006-07-31 | 반도체 소자의 형성 방법 |
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Cited By (2)
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|---|---|---|---|---|
| KR100944332B1 (ko) * | 2008-04-18 | 2010-03-03 | 주식회사 하이닉스반도체 | 반도체 소자의 마스크 제조 방법 및 반도체 소자의 제조방법 |
| US9459522B2 (en) | 2013-10-01 | 2016-10-04 | Samsung Display Co., Ltd. | Exposure mask and method of fabricating display panel using the same |
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2006
- 2006-07-31 KR KR1020060072018A patent/KR20080011558A/ko not_active Application Discontinuation
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| KR100944332B1 (ko) * | 2008-04-18 | 2010-03-03 | 주식회사 하이닉스반도체 | 반도체 소자의 마스크 제조 방법 및 반도체 소자의 제조방법 |
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