KR20090111063A - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 수직형 트랜지스터의 콘택플러그를 형성하기 위한 소스/드레인과의 접촉면적을 넓게 하는 콘택홀 형성 후, 절연막을 증착하고, 식각 공정으로 소스/드레인의 측면 일부를 노출시켜 넓은 접촉 면적을 확보하고, SEG(Silicon Epitaxial Growth) 공정으로 성장된 실리콘 상부에 표면 처리층을 형성함으로써, 저 저항 접촉 면적 확보가 가능한 반도체 소자의 형성 방법에 관한 기술을 개시한다.

Description

반도체 소자의 형성 방법{Method for Manufacturing Semiconductor Device}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 도시한 도면들.
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 도시한 도면들.
<도면의 주요 부분에 대한 부호 설명>
100, 200: 반도체 기판 110, 210: 필라(Pillar)
120, 220: 환형 게이트 130, 230: 소스/드레인 영역
235: 실리콘 140, 240: 제 1 절연막
250: 콘택홀 예정 영역 260: 제 2 절연막
150, 270: 콘택홀 280: 배리어 메탈
285: 이온 불순물 290: 실리사이드
295: 이온 불순물층 160, 300: 콘택 물질
170, 310: 콘택플러그
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 수직형 트랜지스터의 콘택플러그를 형성하기 위한 소스/드레인과의 접촉면적을 넓게 하는 콘택홀 형성 후, 절연막을 증착하고, 식각 공정으로 소스/드레인의 측면 일부를 노출시켜 넓은 접촉 면적을 확보하고, SEG(Silicon Epitaxial Growth) 공정으로 성장된 실리콘 상부에 표면 처리층을 형성함으로써, 저 저항 접촉 면적 확보가 가능한 반도체 소자의 형성 방법에 관한 기술을 개시한다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R) 은 축소 노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R = 해상도, λ = 광원의 파장, NA = 개구수 ]
여기서, 상기 축소 노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet : DUV), 예를 들어 파 장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가하기 때문에 다층의 도전배선을 구비하는 고집적 반도체 소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고 엄격한 정렬이 요구되어 공정 여유도가 감소되는 문제점이 있다.
여기서, 반도체 소자의 기술이 발전할수록 고성능, 고집적화되고 있고, 고집적 반도체 메모리 장치를 구현하기 위한 수직형(Vertical) 트랜지스터를 구비한 반도체 소자를 도입하게 되었다.
이때, 수직형 트랜지스터의 상단부에 소스/드레인과 접촉하는 콘택 플러그를 형성 시, 콘택홀 형성 후 도전층을 매립하는 방식에서 콘택 플러그와 소스/드레인간 접촉 면적이 좁기 때문에 접촉 저항이 증가하고, 이러한 접촉 면적 확보를 위한 과도한 식각 공정이 상부의 콘택홀 폭을 넓히게 되어 콘택홀 상부와 절연막(분리막)이 맞닿아 쇼트(Short)가 발생하는 문제가 있다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 형성 방법의 문제점을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)상에 수직형 필라(Pillar; 110)를 형성한다.
다음에는, 필라(110)의 측벽을 둘러싼 환형 게이트(120)를 형성한다.
그 다음에는, 환형 게이트(120) 상에 이온 주입(Ion Implantation)을 통해 소스/드레인 영역(130)을 형성한다.
다음에는, 소스/드레인 영역(130)을 포함한 전체 표면상에 제 1 절연막(140)을 형성한다.
그 다음에는, 제 1 절연막(140) 상에 감광막을 형성한 후, 콘택홀 예정 영역 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
다음에는, 감광막 패턴을 마스크로 제 1 절연막(140)을 식각하여 콘택홀 (150)을 형성한다.
도 1b를 참조하면, 콘택홀(도 1a의 150)에 콘택 물질(160)을 매립한 후, 콘택 물질(160)을 평탄화 식각하여 콘택 플러그(170)를 형성한다.
이때, 접촉 면적 확보를 위한 과도한 식각 공정이 실시되면, 소스/드레인 영역(130)과 콘택 플러그(170) 간의 접촉 면적은 확보가 가능하지만, 콘택홀 (150) 상부 폭이 넓게 되어 이웃한 콘택 플러그(170) 간의 쇼트(Short)가 발생한다.
상기한 바와 같이 종래 기술에 따른 반도체 소자의 형성 방법은, 콘택홀 형성 후, 도전층을 매립하고 콘택 플러그와 소스/드레인 간의 접촉 면적이 좁기 때문 에 접촉 저항이 증가한다. 이러한 접촉 면적 확보를 위해 과도한 식각 공정을 실시하면 상부 콘택홀 폭이 증가하고 이웃하는 절연막이 얇게 되어 콘택 플러그 간의 쇼트(Short)가 발생하는 문제가 있다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 수직형 트랜지스터의 콘택플러그를 형성하기 위한 소스/드레인과의 접촉면적을 넓게 하는 콘택홀 형성 후, 절연막을 증착하고, 식각 공정으로 소스/드레인의 측면 일부를 노출시켜 넓은 접촉 면적을 확보하고, SEG(Silicon Epitaxial Growth) 공정으로 성장된 실리콘 상부에 표면 처리층을 형성함으로써, 저 저항 접촉 면적 확보가 가능한 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판상에 수직형 필라(Pillar)를 형성하는 단계와,
상기 필라의 측벽을 둘러싼 환형 게이트를 형성하는 단계와,
상기 환형 게이트 상에 소스/드레인 영역을 형성하는 단계와,
상기 소스/드레인 영역을 포함한 전체 표면상에 제 1 절연막을 형성하는 단계와,
상기 제 1 절연막을 식각하여 콘택홀 예정 영역을 형성하는 단계와,
상기 콘택홀 예정 영역을 포함한 전체 표면상에 제 2 절연막을 형성하는 단계와,
상기 제 2 절연막 및 상기 필라를 식각하여 상기 소스/드레인 영역의 측벽을 노출시키는 콘택홀을 형성하는 단계와,
상기 소스/드레인 영역에 실리콘을 성장시키는 단계와,
상기 성장된 실리콘 상부에 표면 처리층을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 표면 처리층을 형성하는 단계는,
상기 성장된 실리콘 상부를 포함한 전체 표면상에 배리어 메탈을 형성하여 상기 소스/드레인 영역과의 상부 접촉면에 실리사이드를 형성하는 단계 및
상기 배리어 메탈을 제거하는 단계를 포함하는 것과,
아울러, 상기 표면 처리층을 형성하는 단계는,
상기 성장된 실리콘 상부에 이온 주입 공정을 실시하는 단계를 포함하는 것과,
상기 제 1 및 제 2 절연막은 이방성 식각을 이용하여 제거하는 것과,
상기 콘택홀의 상부 폭은 하부 폭보다 크게 형성하는 것과,
상기 실리콘을 성장시키는 단계는 선택적 에피택셜 성장(Selective Epitaxial Growth)을 이용하는 것과,
상기 실리사이드를 형성하는 단계는 상기 실리콘과 상기 배리어 메탈의 열처리 공정을 포함하는 것과,
상기 배리어 메탈을 제거하는 단계는 습식 식각을 이용하는 것과,
상기 콘택홀에 콘택 물질을 매립한 후, 상기 콘택 물질을 식각하여 콘택플러 그를 형성하는 단계를 더 포함하는 것과,
상기 콘택 물질은 폴리실리콘층으로 형성하는 것과,
상기 콘택 물질은 에치백 또는 평탄화 공정을 이용하여 식각하는 것과,
상기 이온 주입 공정은 P, As 및 이들의 조합 중 선택된 어느 하나를 이용하여 실시하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2g는 본 발명의 제 1 실시 예에 따른 반도체 소자의 형성 방법을 도시한 도면들로서, (i)은 평면도를 도시한 것이고, (ii)는 (i)의 A-A' 절단면을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(200)을 식각하여 수직형 필라(Pillar; 210)를 형성한다.
다음에는, 필라(210)의 측벽을 둘러싼 환형 게이트(220)를 형성한다.
그 다음에는, 환형 게이트(220) 상에 이온 주입(Ion Implantation)을 통해 소스/드레인 영역(230)을 형성한다.
다음에는, 소스/드레인 영역(230)을 포함한 전체 표면상에 제 1 절연막(240)을 형성한다.
그 다음에는, 제 1 절연막(240) 상에 감광막을 형성한 후, 콘택홀 예정 영역(250) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
다음에는, 감광막 패턴을 마스크로 제 1 절연막(240)을 식각하여 콘택홀 예정 영역(250)을 형성한다.
이때, 제 1 절연막(240)은 이방성 식각으로 제거하는 것이 바람직하다.
도 2b를 참조하면, 콘택홀 예정 영역(250)을 포함한 전체 표면상에 제 2 절연막(260)을 형성한다.
도 2c를 참조하면, 제 2 절연막(도 2b의 260) 및 필라(210)를 식각하여 소스/드레인 영역(230)의 측벽을 일부 노출시키는 콘택홀(270)을 형성한다.
이때, 콘택홀(270)의 상부 폭은 하부 폭보다 크게 형성하는 것이 바람직하다.
또한, 제 2 절연막(260)은 이방성 식각으로 제거하는 것이 바람직하다.
도 2d를 참조하면, 소스/드레인 영역(도 2c의 230)에 실리콘(Silicon; 235)을 성장시킨다.
이때, 소스/드레인 영역(도 2c의 230)에 선택적 에피택셜 성장(Selective Epitaxial Growth)을 실시하여 실리콘(235)을 성장시키는 것이 바람직하다.
도 2e 및 도 2f를 참조하면, 성장시킨 실리콘층(235)을 포함한 전체 표면상에 배리어(Barrier) 메탈(280)을 형성하고, 상기 실리콘층(235) 상부의 접촉 면에 실리사이드(290)를 형성한다.
이때, 배리어 메탈(280)은 습식 식각(Wet etch)으로 제거하는 것이 바람직하다.
또한, 실리사이드(290)는 실리콘층(235)과 배리어 메탈(280)의 열처리 공정(Thermal process)을 통해 형성하는 것이 바람직하다.
다음에는, 콘택홀(270)의 측벽을 식각하여 남은 배리어 메탈(280)을 제거한다.
도 2g를 참조하면, 콘택홀(270)에 콘택 물질(300)을 매립한 후, 상기 콘택 물질(300)을 식각하여 콘택 플러그(310)를 형성한다.
이때, 콘택 물질은(300)은 폴리실리콘층으로 형성하는 것이 바람직하며, 에치백(Etchback) 또는 평탄화(Chemical Mechanical Polishing) 공정을 이용하여 식각하는 것이 바람직하다.
도 3a 내지 도 3f는 본 발명의 제 2 실시 예에 따른 반도체 소자의 형성 방법을 도시한 도면들로서, (i)은 평면도를 도시한 것이고, (ii)는 (i)의 A-A' 절단면을 도시한 단면도이다.
도 3a를 참조하면, 반도체 기판(200)을 식각하여 수직형 필라(Pillar; 210)를 형성한다.
다음에는, 필라(210)의 측벽을 둘러싼 환형 게이트(220)를 형성한다.
그 다음에는, 환형 게이트(220) 상에 이온 주입(Ion Implantation)을 통해 소스/드레인 영역(230)을 형성한다.
다음에는, 소스/드레인 영역(230)을 포함한 전체 표면상에 제 1 절연막(240)을 형성한다.
그 다음에는, 제 1 절연막(240) 상에 감광막을 형성한 후, 콘택홀 예정 영역(250) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
다음에는, 감광막 패턴을 마스크로 제 1 절연막(240)을 식각하여 콘택홀 예정 영역(250)을 형성한다.
이때, 제 1 절연막(240)은 이방성 식각으로 제거하는 것이 바람직하다.
도 3b를 참조하면, 콘택홀 예정 영역(250)을 포함한 전체 표면상에 제 2 절연막(260)을 형성한다.
도 3c를 참조하면, 제 2 절연막(도 3b의 260) 및 필라(210)를 식각하여 소스/드레인 영역(230)의 측벽을 일부 노출시키는 콘택홀(270)을 형성한다.
이때, 콘택홀(270)의 상부 폭은 하부 폭보다 크게 형성하는 것이 바람직하다.
또한, 제 2 절연막(260)은 이방성 식각으로 제거하는 것이 바람직하다.
도 3d를 참조하면, 소스/드레인 영역(도 3c의 230)에 실리콘(Silicon; 235)을 성장시킨다.
이때, 소스/드레인 영역(도 3c의 230)에 선택적 에피택셜 성장(Selective Epitaxial Growth)을 실시하여 실리콘(235)을 성장시키는 것이 바람직하다.
도 3e 및 도 3f를 참조하면, 성장시킨 실리콘(235) 상부에 이온 불순물(285)을 주입하여 이온 불순물층(295)을 형성한다.
이러한 이온 불순물층(295)은 후속 공정 시 형성되는 콘택 플러그의 접촉 저항을 개선하는 역할을 한다.
이때, 이온 불순물(285)은 P, As 및 이들의 조합 중 선택된 어느 하나를 이용하여 실시하는 것이 바람직하다.
다음에는, 콘택홀(270)에 콘택 물질(300)을 매립한 후, 상기 콘택 물질(300)을 식각하여 콘택 플러그(310)를 형성한다.
이때, 콘택 물질은(300)은 폴리실리콘층으로 형성하는 것이 바람직하며, 에치백(Etchback) 또는 평탄화(Chemical Mechanical Polishing) 공정을 이용하여 식각하는 것이 바람직하다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 수직형 트랜지스터의 콘택플러그를 형성하기 위한 소스/드레인과의 접촉면적을 넓게 하는 콘택홀 형성 후, 절연막을 증착하고, 식각 공정으로 소스/드레인의 측면 일부를 노출시켜 넓은 접촉 면적을 확보하고, SEG(Silicon Epitaxial Growth) 공정으로 성장된 실리콘 상부에 표면 처리층을 형성함으로써, 저 저항 접촉 면적 확보가 저 저항 접촉 면적 확보가 가능한 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 반도체 기판상에 수직형 필라(Pillar)를 형성하는 단계;
    상기 필라의 측벽을 둘러싼 환형 게이트를 형성하는 단계;
    상기 환형 게이트 상에 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역을 포함한 전체 표면상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막을 식각하여 콘택홀 예정 영역을 형성하는 단계;
    상기 콘택홀 예정 영역을 포함한 전체 표면상에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막 및 상기 필라를 식각하여 상기 소스/드레인 영역의 측벽을 노출시키는 콘택홀을 형성하는 단계;
    상기 소스/드레인 영역에 실리콘을 성장시키는 단계; 및
    상기 성장된 실리콘 상부에 표면 처리층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 표면 처리층을 형성하는 단계는,
    상기 성장된 실리콘 상부를 포함한 전체 표면상에 배리어 메탈을 형성하여 상기 소스/드레인 영역과의 상부 접촉면에 실리사이드를 형성하는 단계; 및
    상기 배리어 메탈을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 표면 처리층을 형성하는 단계는,
    상기 성장된 실리콘 상부에 이온 주입 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 절연막은 이방성 식각을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 콘택홀의 상부 폭은 하부 폭보다 크게 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 실리콘을 성장시키는 단계는 선택적 에피택셜 성장(Selective Epitaxial Growth)을 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 2 항에 있어서,
    상기 실리사이드를 형성하는 단계는 상기 실리콘과 상기 배리어 메탈의 열처리 공정을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 2 항에 있어서,
    상기 배리어 메탈을 제거하는 단계는 습식 식각을 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 1 항에 있어서,
    상기 콘택홀에 콘택 물질을 매립한 후, 상기 콘택 물질을 식각하여 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 9 항에 있어서,
    상기 콘택 물질은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 9 항에 있어서,
    상기 콘택 물질은 에치백 또는 평탄화 공정을 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 3 항에 있어서,
    상기 이온 주입 공정은 P, As 및 이들의 조합 중 선택된 어느 하나를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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