KR102465533B1 - 수직 채널을 가지는 반도체 소자 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 기판, 상기 기판으로부터 돌출된 활성 핀들, 상기 활성 핀들 상에 배치되고, 상기 활성 핀들의 폭들보다 넓은 폭을 가지는 반도체층들, 상기 활성 핀들 아래에 배치되고 상기 기판 내에 배치된 불순물 영역, 상기 반도체층들과 상기 불순물 영역 사이에 배치되고, 상기 활성 핀들을 둘러싸는 게이트 전극 및 상기 게이트 전극의 상면보다 돌출된 상기 활성 핀들의 측면들에 접촉하고, 상기 게이트 전극의 상면을 덮는 절연층들을 포함한다.

Description

수직 채널을 가지는 반도체 소자 {SEMICONDUCTOR DEVICES HAVING A VERTICAL CHANNEL}
본 발명은 수직 채널을 가지는 반도체 소자에 관한 것이다.
반도체 소자의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 단채널 효과(short channel effect)를 억제할 수 있는 핀(fin) 또는 나노와이어(nanowire) 형상의 액티브 패턴을 가지는 멀티 게이트 전계 효과 트랜지스터들이 제안되었다. 또한, 기판 상에 수평적으로 배치된 채널 영역을 갖는 트랜지스터 구조뿐만 아니라 기판 상에 수직적으로 배치된 채널 영역을 갖는 트랜지스터 구조가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 저항이 개선된 수직 채널을 가지는 반도체 소자를 제공하는 데 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 상부 소스/드레인을 구성하는 반도체층을 에피택셜 성장시키는 공정에서 게이트 전극에 의한 에피택셜 공정 설비의 오염을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따른 반도체 소자는 기판, 상기 기판으로부터 돌출된 활성 핀들, 상기 활성 핀들 상에 배치되고, 상기 활성 핀들의 폭들보다 넓은 폭을 가지는 반도체층들, 상기 활성 핀들 아래에 배치되고 상기 기판 내에 배치된 불순물 영역, 상기 반도체층들과 상기 불순물 영역 사이에 배치되고, 상기 활성 핀들을 둘러싸는 게이트 전극 및 상기 게이트 전극의 상면보다 돌출된 상기 활성 핀들의 측면들에 접촉하고, 상기 게이트 전극의 상면을 덮는 절연층들을 포함한다.
본 발명의 일 실시예에 따른 반도체 소자는 기판, 상기 기판으로부터 돌출된 활성 핀, 상기 활성 핀 상에 배치된 반도체층, 상기 활성 핀의 측면을 둘러싸는 게이트 전극 및 상기 반도체층과 상기 게이트 전극 사이에 배치되고, 상기 게이트 전극의 상면보다 돌출된 상기 활성 핀의 측면에 접촉하고, 상기 게이트 전극의 상면 상에 배치된 상부 스페이서를 포함한다.
본 발명의 일 실시예에 따른 반도체 소자는 제1 영역 및 제2 영역을 가지는 기판, 상기 기판의 제1 영역으로부터 돌출된 제1 활성 핀들, 상기 기판의 제2 영역으로부터 돌출된 제2 활성 핀들, 상기 제1 활성 핀들 상에 배치되고, 상기 제1 활성 핀들의 폭들보다 넓은 폭을 가지는 제1 반도체층들, 상기 제2 활성 핀들 상에 배치되고, 상기 제2 활성 핀들의 폭들보다 넓은 폭을 가지는 제2 반도체층들, 상기 제1 반도체층들 아래에 배치되고, 상기 제1 활성 핀들을 둘러싸는 제1 게이트 전극, 상기 제2 반도체층들 아래에 배치되고, 상기 제2 활성 핀들을 둘러싸는 제2 게이트 전극, 상기 제1 게이트 전극의 상면보다 돌출된 상기 제1 활성 핀들의 측면들에 접촉하고, 상기 제1 게이트 전극의 상면을 덮는 제1 상부 스페이서들, 및 상기 제2 게이트 전극의 상면보다 돌출된 상기 제2 활성 핀들의 측면들에 접촉하고, 상기 제2 게이트 전극의 상면을 덮는 제2 상부 스페이서들을 포함한다. 여기서, 상기 제1 게이트 전극의 수직 길이는 상기 제2 게이트 전극의 수직 길이보다 작고, 상기 제1 상부 스페이서들의 두께는 상기 제2 상부 스페이서들의 두께와 동일할 수 있다.
본 발명의 기술적 사상에 따르면, 저항이 개선된 수직 채널을 가지는 반도체 소자를 제공할 수 있다.
본 발명의 기술적 사상에 따르면, 상부 소스/드레인을 구성하는 반도체층을 에피택셜 성장시키는 공정에서 게이트 전극에 의한 에피택셜 공정 설비의 오염을 방지할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 레이아웃도이다.
도 2는 도 1에 도시한 반도체 소자의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 3은 도 1에 도시한 반도체 소자의 II- II'선을 따라 절단한 단면도이다.
도 4는 도 2의 'A' 영역을 확대한 단면도이다.
도 5 및 도 6은 본 발명의 실시예들을 설명하기 위한 단면도들이다.
도 7 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나태내는 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 레이아웃도이다.
도 17은 도 16에 도시한 반도체 소자의 III-III'선 및 IV-IV'을 따라 절단한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자(10)를 나타내는 레이아웃도이다. 도 2는 도 1에 도시한 반도체 소자(10)의 Ⅰ-I'선을 따라 절단한 단면도이고, 도 3은 도 1에 도시한 반도체 소자(10)의 II-II'선을 따라 절단한 단면도이다.
도 1 내지 도3을 함께 참조하면, 반도체 소자(10)는 수직 전계 효과 트랜지스터(vertical field effect transistor)를 포함할 수 있다. 상기 수직 전계 효과 트랜지스터는 수직(vertical) 게이트 올 어라운드(Gate All Around; GAA) 전계 효과 트랜지스터일 수 있다.
기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 기판(101)은 실리콘 온 인슐레이터(SOI) 기판일 수 있다.
반도체 소자(10)는 기판(101)의 상면에 수직한 방향으로 돌출되고, 수직 채널 영역들을 제공하는 활성 핀들(110), 활성 핀들(110)의 하부 및 상부에 배치된 하부 소스/드레인(SD1) 및 상부 소스/드레인(SD2), 하부 소스/드레인(SD1) 및 상부 소스/드레인(SD2) 사이에서 배치되고 활성 핀들(110)을 둘러싸는 게이트 전극(120)을 포함할 수 있다. 즉, 게이트 전극(120)은 상기 수직 채널 영역들을 둘러싸도록 활성 핀들(110)의 둘레에 배치될 수 있다. 반도체 소자(10)는 게이트 전극(120)과 기판(101) 사이에 배치되는 제1 절연층(162) 및 게이트 전극(120)과 상부 소스/드레인(SD2) 사이에 배치되는 제2 절연층(164)를 포함할 수 있다. 제1 절연층(162)는 하부 스페이서로 지칭될 수 있고, 제2 절연층(164)은 상부 스페이서로 지칭될 수 있다.
활성 핀들(110)은 일 방향의 폭과 타 방향의 폭이 다른 시트(sheet) 형상을 가질 수 있다. 활성 핀들(110)은 Y 방향의 폭이 X 방향의 폭보다 긴 시트(sheet) 형상을 가질 수 있다. 활성 핀들(110)은 서로 이격되어 배치될 수 있다. 예를 들어, 활성 핀들(110)의 피치(P1)는 40nm이하일 수 있고, 활성 핀들(110)의 X 방향의 폭은 10nm 이하일 수 있다. 이와 달리, 활성 핀들(110)은 원기둥 형상 또는 다각 기둥 형상을 가질 수 있다.
도 1 및 도 2에는 3개의 활성 핀들(110)이 도시되어 있으나, 활성 핀들(110)의 개수는 도시된 바에 한정되지 않는다. 상기 수직 전계 효과 트랜지스터는 1개 또는 2개의 활성 핀(110)을 포함할 수 있다. 경우에 따라, 상기 수직 전계 효과 트랜지스터는 4개 이상의 활성 핀들(110)을 포함할 수 있다. 활성 핀(110)의 개수에 의존하여 활성 핀(110)에 연관된 구성 요소들의 개수도 변경되는 것은 당연하다.
게이트 전극(120)은 활성 핀들(110)의 측면들을 덮는 수직 연장부들과 상기 수직 연장부들로부터 기판(101)의 상면을 따라 수평 방향으로 연장되는 수평 연장부를 포함할 수 있다. 게이트 전극(120)은 여러 개의 도전층을 포함할 수 있다. 게이트 전극(120)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TiAlC, TaCN, TaSiN, W, Co, Cu, Al, Ti, Ta 또는 이들의 조합을 포함할 수 있다.
게이트 전극(120)과 활성 핀들(110) 사이에 게이트 유전층(115)을 배치될 수 있다. 게이트 유전층(115)은 계면 유전층(114) 및 고유전층(116)을 포함할 수 있다(도 4 참조). 고유전층(116)은 게이트 전극(120)과 기판(101) 사이에도 배치될 수 있다. 게이트 유전층(115)은 제2 절연층들(164)의 하면들에 접촉할 수 있다.
하부 소스/드레인(SD1)은 하부 연장 영역들(111) 및 불순물 영역(106)을 포함할 수 있다. 활성 핀들(110)의 하부에 형성된 하부 연장 영역들(111)은 활성 핀들(110)의 아래에 배치되고 기판(101)의 상부에 형성된 불순물 영역(106)에 의해 서로 연결될 수 있다. 하부 소스/드레인(SD1)은 예를 들어, n형 불순물로 도핑되거나 p형 불순물로 도핑될 수 있다. 즉, 하부 연장 영역들(111) 및 불순물 영역(106)은 예를 들어, n형 불순물로 도핑되거나 p형 불순물로 도핑될 수 있다.
상부 소스/드레인(SD2)은 상부 연장 영역들(112) 및 반도체층들(145)를 포함할 수 있다. 반도체층들(145)은 활성 핀들(110)의 상부로부터 선택적 성장 공정에 의해 형성될 수 있다. 반도체층들(145)은 활성 핀들(110)의 폭들보다 넓은 폭을 가질 수 있다. 상부 소스/드레인(SD2)은 하부 소스/드레인(SD1)과 동일한 도전형의 불순물로 도핑될 수 있다. 상부 연장 영역들(112) 및 반도체층들(145)은 하부 연장 영역들(111) 및 불순물 영역(106)과 동일한 도전형의 불순물로 도핑될 수 있다.
제2 절연층들(164)은 게이트 전극(120)의 상면보다 돌출된 활성 핀들(110)의 측면들에 접촉하고, 게이트 전극(120)이 노출되지 않도록 게이트 전극(120)을 덮을 수 있다. 제2 절연층들(164)은 게이트 전극(120))의 상면들, 즉, 상기 수직 연장부들의 상면들을 덮을 수 있다. 제2 절연층들(164)의 상면들은 반도체층(145)의 하면들에 접촉할 수 있다.
반도체 소자(10)는 게이트 전극(120)을 덮는 갭필 절연층(166)을 더 포함할 수 있다. 갭필 절연층(166)은 게이트 전극(120)의 상기 수직 연장부들 및 상기 수평 연장부를 덮을 수 있다. 갭필 절연층(166)의 상면은 게이트 전극(120)의 상기 수직 연장부들의 상면과 공면을 이룰 수 있다.
제2 절연층들(164)의 상면들은 갭필 절연층(166)의 상면보다 높을 수 있다.
반도체 소자(10)는 층간 절연층(168)을 관통하여 반도체층들(145)에 연결되는 즉, 상부 소스/드레인(SD2)에 연결되는 상부 콘택 플러그(140)을 포함할 수 있다. 상부 콘택 플러그(140)의 하면은 제2 절연층(164)에 접촉할 수 있다. 반도체 소자(10)는 층간 절연층(168), 갭필 절연층(166) 및 제1 절연층(162)를 관통하여 기판(101)의 불순물 영역(106)에 연결되는 하부 콘택 플러그(130) 및 층간 절연층(168)과 갭필 절연층(166)을 관통하여 게이트 전극(120)에 연결되는 게이트 콘택 플러그(150)를 포함할 수 있다.
도 4는 도 2의 'A' 영역을 확대한 단면도이다.
도 4를 참조하면, 제2 절연층들(164) 각각은 게이트 전극(120)의 측면보다 돌출된 측면을 가질 수 있다. 제2 절연층들(164)의 측면들은 볼록한 곡면일 수 있다.
게이트 유전층(115)은 계면 유전층(114) 및 고유전층(116)을 포함할 수 있다. 고유전층(116)은 게이트 전극(120)과 기판(101) 사이에도 배치될 수 있다. 계면 유전층(114), 고유전층(116) 및 게이트 전극(120)은 제2 절연층(164)의 하면에 접촉할 수 있다. 갭필 절연층(166)의 일부도 제2 절연층(164)의 하면에 접촉할 수 있다.
계면 유전층(114)은 예를 들어, 실리콘 산화물일 수 있다. 고유전층(116)은 실리콘 산화물보다 높은 유전율을 가지는 고유전체(high-k dielectric)를 포함할 수 있다. 상기 고유전체는 예를 들면, 고유전율 절연층(136a)은 하프늄 산화물(HfOx), 하프늄 실리케이트(HfSiOx), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaOx), 란타늄 산화 질화물(LaON), 란타늄 알루미늄 산화물(LaAlOx), 지르코늄 산화물(ZrOx), 지르코늄 실리케이트(ZrSiOx), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaOx), 티타늄 산화물(TiOx), 티타늄 산화 질화물(TiON), 바륨 스트론튬 티타늄 산화물(BaSrTiOx), 바륨 티타늄 산화물(BaTiOx), 스트론튬 티타늄 산화물(SrTiOx), 이트륨 산화물(YOx), 알루미늄 산화물(AlOx), 알루미늄 산화 질화물(AlON), 또는 납 스칸듐 탄탈륨 산화물(PbScTaOx) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
도 5 및 도 6은 본 발명의 실시예들을 설명하기 위한 단면도들이다.
도 5를 참조하면, 도 4와 달리, 상부 콘택 플러그(140')의 하면은 제2 절연층(164)의 상면보다 낮을 수 있다.
상부 콘택 플러그(140')의 하면은 제2 절연층들(164)의 상면 및 제2 절연층들(164)의 측면들과 접촉할 수 있다.
도 6을 참조하면, 도 4와 달리, 제2 절연층들(164')의 하면들은 아래로 뽈록하고, 게이트 전극(120)의 상면과 접촉하는 부분들을 포함할 수 있다. 게이트 전극(120)의 상면은 오목한 부분들을 포함할 수 있다.
도 7 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나태내는 단면도들이다. 도 7 내지 도 15를 참조하여 설명하는 반도체 소자의 제조 방법은 예시적인 것이다.
도 7을 참조하면, 기판(101) 상에 활성 핀들(110)을 형성할 수 있다.
활성 핀들(110)은 이중 패터닝 기술(Double Patterning Technology, DPT) 또는 사중 패터닝 기술(Quadraple Patterning Technology, QPT)을 이용하여 기판(101)을 이방성 식각함으로써 형성될 수 있다. 활성 핀들(110) 상에는 하드 마스크층(103)이 잔존할 수 있다.
예를 들어, 활성 핀들(110)의 피치는 40nm이하일 수 있고, 활성 핀들(110)의 폭은 10nm 이하일 수 있다.
도 8을 참조하면, 이온 주입 공정에 의해 기판(101)의 상부에 예비 불순물 영역(106a)을 형성할 수 있다.
이온 주입 공정을 수행하기 전에 활성 핀들(110) 및 기판(101)의 상면을 덮는 버퍼층(104)을 먼저 형성할 수 있다.
도 9를 참조하면, 기판(101)의 상부에 불순물 영역(106)을 형성하고, 활성 핀들(110)의 하부에 하부 연장 영역들(111)을 형성할 수 있다.
불순물 영역들(106) 및 하부 연장 영역들(111)은 예를 들어, n형 불순물 또는 p형 불순물로 도핑된 영역일 수 있다. 불순물 영역(106)은 제1 소스/드레인 영역들(111)을 서로 연결할 수 있다. 불순물 영역들(106) 및 하부 연장 영역들(111)을 형성하기 위해, 상기 불순물을 활성화시키고 확산시키는 열처리 공정이 수행될 수 있다.
이어서, 기판(101) 상에는 활성 핀들(110)의 하부를 덮는 제1 절연층(162)이 형성될 수 있다. 예를 들어, 제1 절연층(162)을 형성하는 공정은 고밀도 플라즈마 화학기상증착(HDP CVD) 공정에 의해 절연 물질을 증착하는 단계 및 등방성 식각 공정에 의해 활성 핀들(110)의 측벽에 증착된 절연 물질을 제거하는 단계를 포함할 수 있다. 제1 절연층(162)은 후속에 형성되는 게이트 전극을 기판(101)과 전기적으로 절연시키는 역할을 할 수 있다. 제1 절연층(162)은 하부 스페이서로 지칭될 수 있다.
도 10을 참조하면, 활성 핀들(110) 및 제1 절연층(162)을 덮는 게이트 유전층(115) 및 게이트 전극(120)이 순차적으로 형성될 수 있다.
게이트 유전층(115)을 형성하는 공정은 활성 핀들(110)의 측면들을 덮는 계면 유전층을 형성하는 단계 및 상기 계면 유전층과 제1 절연층(162) 상에 고유전층을 형성하는 단계를 포함할 수 있다. 상기 계면 유전층은 상기 고유전층을 형성하기 전에 별도의 산화 공정을 수행하여 형성될 수 있다. 이와 달리, 상기 계면 유전층은 상기 고유전층을 형성하는 공정에 의해 형성될 수 있다.
게이트 전극(120)은 여러 개의 도전층을 포함할 수 있다.
도 11을 참조하면, 게이트 전극(120)을 덮는 갭필 절연층(164)을 형성할 수 있다.
갭필 절연층(164)을 형성하는 공정은 게이트 전극(120)을 완전히 덮는 절연 물질을 형성하는 단계 및 게이트 전극(120)이 드러나도록 상기 절연 물질을 평탄화하는 단계를 포함할 수 있다. 갭필 절연층(164)은 예를 들어, 실리콘 질화물로 형성될 수 있다.
이와 달리, 상기 절연 물질을 평탄화하는 단계에서 하드 마스크층(103)이 드러날 수 있다.
도 12를 참조하면, 게이트 전극(120)의 일부를 제거하여 게이트 전극(120)의 게이트 길이를 조절할 수 있다. 게이트 유전층(115)의 일부도 게이트 전극(120)과 함께 제거될 수 있다. 갭필 절연층(164)의 일부도 게이트 전극(120)과 함께 제거될 수 있다. 하드 마스크층(103)은 완전히 제거될 수 있다.
게이트 전극(120)의 일부를 제거하는 공정은 건식 식각 공정에 의해 이루어질 수 있다.
도 13을 참조하면, 게이트 전극(120)의 상면을 덮는 제2 절연층들(164)이 형성될 수 있다.
제2 절연층들(164)은 선택적 증착(selective deposition) 공정에 의해 갭필 절연층(166) 상에는 형성되지 않으며, 게이트 전극(120) 상에만 형성될 수 있다. 제2 절연층들(164)은 활성 핀들(110)의 상에도 형성되지 않을 수 있다. 갭필 절연층(166) 및 활성 핀들(110)의 표면에 억제제(inhibitor)를 흡착시킨 후, 게이트 전극(120) 상에만 선택적으로 절연 물질을 증착함으로써, 제2 절연층들(164)를 형성할 수 있다. 여기서, 억제제(inhibitor)는 절연 물질을 형성하는 소스 가스가 갭필 절연층(166) 및 활성 핀들(110)의 표면에 흡착되지 않도록 하는 역할을 수행할 수 있다. 제2 절연층들(164)이 형성된 후에 억제제(inhibitor)는 제거될 수 있다. 제2 절연층들(164)는 예를 들어, 실리콘 질화물로 형성될 수 있다.
도시된 바와 달리, 인접한 제2 절연층들(164)은 서로 접촉할 수 있다.
도 14를 참조하면, 콘택 홀(H)을 가지는 층간 절연층(168)이 형성될 수 있다.
층간 절연층(168)이 형성된 후, 포토리소그래피 공정 및 식각 공정에 의해 층간 절연층(168)의 일부를 제거함으로써 콘택 홀(H)이 형성될 수 있다.
콘택 홀(H)은 활성 핀들(110)의 상부를 노출시킬 수 있다. 그리고, 콘택 홀(H)은 제2 절연층들(164)의 상면들을 노출시킬 수 있다. 일 실시예에서, 콘택 홀(H)은 제2 절연층들(164)의 상면들 및 제2 절연층들(164)의 측면들의 일부를 노출시킬 수 있다.
제2 절연층(164)은 층간 절연층(168)과 식각 선택성을 가지는 물질로 이루어질 수 있고, 콘택 홀(H)을 식각하는 공정 동안에 게이트 전극(120)을 보호할 수 있다. 제2 절연층(164)은 예를 들어, 실리콘 질하물로 형성되고, 층간 절연층(168)은 예를 들어, 실리콘 산화물로 형성될 수 있다. 제2 절연층(164)는 콘택 홀(H)을 형성하기 위해 층간 절연층(168)을 식각하는 공정에서 식각 정지층(etch stop layer)의 역할을 수행할 수 있다.
도 15를 참조하면, 콘택 홀(H)에 의해 노출된 활성 핀들(110)의 상부에 반도체층들(145)을 형성할 수 있다.
반도체층들(145)은 활성 핀들(110)의 표면으로부터 선택적 에피택셜 성장(SEG) 공정에 의해 성장될 수 있다. 반도체층(145)은 불순물 영역(106)과 동일한 도전형의 불순물로 도핑될 수 있다. 반도체층(145)은 선택적 에피택셜 성장 공정 동안에 인시츄(in-situ)로 도핑될 수 있다. 상기 불순물을 활성화시키고 확산시키는 열처리 공정이 수행될 수 있다. 열처리 공정에 의해 활성 핀들(110)의 상부에 상부 연장 영역들(112)이 형성될 수 있다. 이와 달리, 상부 연장 영역들(112)은 반도체층들(145)이 형성되기 전에 미리 불순물을 이온 주입시킴으로써 형성될 수 있다.
도시된 바와 달리, 인접한 반도체층들(145)은 서로 접촉할 수 있다.
다시 도 2 및 도 3을 참조하면, 하부 콘택 플러그(130), 상부 콘택 플러그(140) 및 게이트 콘택 플러그(150)이 형성될 수 있다.
하부 콘택 플러그(130)는 기판(101)의 불순물 영역(106)에 접속되고, 상부 콘택 플러그(140)는 반도체층들(145)에 접속되고, 게이트 콘택 플러그(150)는 게이트 전극(120)에 접속될 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 레이아웃도이다. 도 17은 도 16에 도시한 반도체 소자의 III-III'선 및 IV-IV'을 따라 절단한 단면도이다.
도 16 및 도 17을 참조하면, 반도체 소자(10A)는 제1 영역(R1) 및 제2 영역(R2)을 가지는 기판(101), 기판(101)의 제1 영역(R1)으로부터 돌출된 제1 활성 핀들(210), 기판(101)의 제2 영역(R2)으로부터 돌출된 제2 활성 핀들(310), 제1 활성 핀들(210) 상에 배치되고, 제1 활성 핀들(210)의 폭들보다 넓은 폭을 가지는 제1 반도체층들(245), 제2 활성 핀들(310) 상에 배치되고 제2 활성 핀들(310)의 폭들보다 넓은 폭을 가지는 제2 반도체층들(345), 제1 반도체층들(245) 아래에 배치되고 제1 활성 핀들(210)을 둘러싸는 제1 게이트 전극(220), 제2 반도체층들(345) 아래에 배치되고 상기 제2 활성 핀들을 둘러싸는 제2 게이트 전극(320), 제1 게이트 전극(220)의 상면보다 돌출된 제1 활성 핀들(210)의 측면들에 접촉하고 제1 게이트 전극(220)이 노출되지 않도록 제1 게이트 전극(220)을 덮는 제1 상부 스페이서들(264), 및 제2 게이트 전극(320)의 상면보다 돌출된 제2 활성 핀들(310)의 측면들에 접촉하고 제2 게이트 전극(320)이 노출되지 않도록 제2 게이트 전극(320)을 덮는 제2 상부 스페이서들(364)을 포함할 수 있다. 제1 활성 핀들(210)의 수직 길이는 제2 활성 핀들(310)의 수직 길이보다 작을 수 있다. 제1 게이트 전극(220)의 수직 길이(Lg1)는 제2 게이트 전극(320)의 수직 길이(Lg2)보다 작을 수 있다. 제1 상부 스페이서들(264)의 두께는 제2 상부 스페이서들(264)의 두께와 동일할 수 있다. 예를 들어, 제1 영역(R1)은 코어(core) 영역이고, 제2 영역(R2)는 입출력(I/O) 회로 영역일 수 있다. 예를 들어, 제1 영역(R1) 및 제2 영역(R2)는 제조 공정의 산포(variation)로 인해 형성된, 다른 구조를 가지는 영역들일 수 있다.
제1 상부 스페이서들(264) 및 제2 상부 스페이서들(364)는 상술한 제2 절연층(164)에 대한 내용이 동일하게 적용될 수 있다.
제1 게이트 전극(210)과 기판(101) 사이에 제1 하부 스페이서(262)가 배치되고, 제2 게이트 전극(310)과 기판(101) 사이에 제2 하부 스페이서(362)가 배치될 수 있다.
제1 불순물 영역(206) 및 제1 하부 연장 영역(211)은 제1 하부 소스/드레인을 구성하고, 제2 불순물 영역(306) 및 제2 하부 연장 영역(311)은 제2 하부 소스/드레인을 구성할 수 있다.
제1 게이트 콘택 플러그(250)은 제1 층간 절연층(268) 및 제1 갭필 절연층(266)을 관통하여 제1 게이트 전극(210)에 연결되고, 제2 게이트 콘택 플러그(350)은 제2 층간 절연층(368) 및 제2 갭필 절연층(366)을 관통하여 제2 게이트 전극(310)에 연결될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판, 106: 불순물 영역, 110: 활성 핀, 111: 하부 연장 영역, 112: 상부 연장 영역, 115: 게이트 유전층, 120: 게이트 전극, 130: 하부 콘택 플러그, 140: 상부 콘택 플러그, 145: 반도체층, 150: 게이트 콘택 플러그, 162: 제1 절연층, 164: 제2 절연층, 166: 갭필 절연층, 168: 층간 절연층, SD1: 하부 소스/드레인, SD2: 상부 소스/드레인

Claims (20)

  1. 기판;
    상기 기판으로부터 돌출된 활성 핀들;
    상기 활성 핀들 상에 배치되고, 상기 활성 핀들의 폭들보다 넓은 폭을 가지는 반도체층들;
    상기 활성 핀들 아래에 배치되고 상기 기판 내에 배치된 불순물 영역;
    상기 반도체층들과 상기 불순물 영역 사이에 배치되고, 상기 활성 핀들을 둘러싸고, 상기 활성 핀들의 측면들을 덮는 수직 연장부들과 상기 수직 연장부들로부터 상기 기판의 상면을 따라 수평 방향으로 연장되는 수평 연장부를 포함하는 게이트 전극;
    상기 게이트 전극의 상기 수직 연장부들 및 상기 수평 연장부를 덮는 갭필 절연층;
    상기 게이트 전극의 상면보다 돌출된 상기 활성 핀들의 측면들에 접촉하고, 상기 게이트 전극의 상면을 덮는 제1 영역 및 상기 갭필 절연층과 수직하게 중첩하는 제2 영역을 포함하는 절연층들;
    상기 절연층들 사이에서 상기 갭필 절연층의 상면의 일부를 덮고, 상기 절연층들을 이루는 물질과 다른 물질을 포함하는 층간 절연층; 및
    상기 반도체층들에 연결되고, 상기 절연층들 및 상기 층간 절연층과 접촉하는 상부 콘택 플러그를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 절연층들 각각은 상기 게이트 전극의 측면보다 돌출되어 상기 갭필 절연층과 수직하게 중첩하는 제1 측면을 가지는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 측면은 볼록한 곡면인 반도체 소자.
  4. 제1항에 있어서,
    상기 절연층들의 하면들은 상기 갭필 절연층의 상면보다 낮은 레벨로 아래로 볼록하게 돌출되어 상기 게이트 전극의 상면과 접촉하는 부분들을 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 절연층들의 상면들은 상기 반도체층들과 접촉하는 반도체 소자.
  6. 삭제
  7. 제1항에 있어서,
    상기 절연층들의 상면들은 상기 갭필 절연층의 상면보다 높고, 상기 활성 핀들의 상면들보다 낮은 반도체 소자.
  8. 삭제
  9. 제1항에 있어서,
    상기 상부 콘택 플러그의 하면은 상기 절연층들의 상면들보다 낮은 반도체 소자.
  10. 제1항에 있어서,
    상기 상부 콘택 플러그는 상기 절연층들의 상면들 및 상기 절연층들의 측면들과 접촉하는 반도체 소자.
  11. 제1항에 있어서,
    상기 게이트 전극과 상기 활성 핀들 사이에 배치되는 게이트 유전층을 더 포함하고,
    상기 게이트 유전층은 상기 절연층들의 하면들에 접촉하는 반도체 소자.
  12. 제1항에 있어서,
    상기 반도체층들은 서로 접촉하는 반도체 소자.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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Publication number Priority date Publication date Assignee Title
US10593753B2 (en) * 2018-07-10 2020-03-17 International Business Machines Corporation Vertical field effect transistor (VFET) device with controllable top spacer
US10916638B2 (en) * 2018-09-18 2021-02-09 International Business Machines Corporation Vertical fin field effect transistor devices with reduced top source/drain variability and lower resistance
KR102612592B1 (ko) * 2018-10-15 2023-12-12 삼성전자주식회사 반도체 소자
US11177370B2 (en) * 2020-02-28 2021-11-16 International Business Machines Corporation Vertical field effect transistor with self-aligned source and drain top junction
US11615990B2 (en) * 2020-03-24 2023-03-28 International Business Machines Corporation CMOS top source/drain region doping and epitaxial growth for a vertical field effect transistor
KR20210129460A (ko) 2020-04-20 2021-10-28 삼성전자주식회사 수직채널 구조체를 포함하는 집적회로 및 그 레이아웃방법
KR20210155868A (ko) * 2020-06-16 2021-12-24 삼성전자주식회사 반도체 소자
CN113823676B (zh) * 2020-06-18 2023-07-04 联华电子股份有限公司 半导体装置以及其制作方法
US11605717B2 (en) * 2020-12-17 2023-03-14 International Business Machines Corporation Wrapped-around contact for vertical field effect transistor top source-drain
US20220319981A1 (en) * 2021-03-30 2022-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US11996480B2 (en) * 2021-09-09 2024-05-28 International Business Machines Corporation Vertical transistor with late source/drain epitaxy

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005079182A2 (en) 2004-01-22 2005-09-01 International Business Machines Corporation Vertical fin-fet mos devices
US20060125025A1 (en) 2004-10-04 2006-06-15 Matsushita Electric Industrial Co., Ltd. Vertical field effect transistor and method for fabricating the same
US20170301666A1 (en) 2016-04-15 2017-10-19 International Business Machines Corporation Laterally diffused metal oxide semiconductor device integrated with vertical field effect transistor

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008004894A (ja) 2006-06-26 2008-01-10 Elpida Memory Inc 半導体装置及びその製造方法
JP5317343B2 (ja) * 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
KR100946084B1 (ko) 2008-03-27 2010-03-10 주식회사 하이닉스반도체 반도체 소자의 수직형 트랜지스터 및 그 형성방법
KR101120181B1 (ko) 2008-04-21 2012-02-27 주식회사 하이닉스반도체 반도체 소자의 형성 방법
JP2010171055A (ja) 2009-01-20 2010-08-05 Elpida Memory Inc 半導体装置およびその製造方法
JP2010267814A (ja) * 2009-05-14 2010-11-25 Elpida Memory Inc 半導体装置及びその製造方法
US8643108B2 (en) 2011-08-19 2014-02-04 Altera Corporation Buffered finFET device
JP2013069770A (ja) 2011-09-21 2013-04-18 Elpida Memory Inc 半導体装置及びその製造方法
KR20140079088A (ko) * 2012-12-18 2014-06-26 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP5657151B1 (ja) * 2014-01-23 2015-01-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
US10026658B2 (en) * 2014-04-14 2018-07-17 Taiwan Semiconductor Manufacturing Company Limited Methods for fabricating vertical-gate-all-around transistor structures
US9337306B2 (en) 2014-06-30 2016-05-10 Globalfoundries Inc. Multi-phase source/drain/gate spacer-epi formation
US9698261B2 (en) * 2014-06-30 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical device architecture
KR20160018221A (ko) 2014-08-08 2016-02-17 에스케이하이닉스 주식회사 3차원 반도체 집적 회로 장치 및 그 제조방법
US10950722B2 (en) 2014-12-31 2021-03-16 Stmicroelectronics, Inc. Vertical gate all-around transistor
KR102328564B1 (ko) * 2015-04-14 2021-11-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102310081B1 (ko) * 2015-06-08 2021-10-12 삼성전자주식회사 반도체 장치의 제조 방법
KR102258109B1 (ko) * 2015-06-08 2021-05-28 삼성전자주식회사 누설 전류를 차단할 수 있는 반도체 소자 및 그의 형성 방법
US9899529B2 (en) 2015-11-09 2018-02-20 Samsung Electronics Co., Ltd. Method to make self-aligned vertical field effect transistor
US10062689B2 (en) * 2016-05-13 2018-08-28 Globalfoundries Inc. Method to fabricate vertical fin field-effect-transistors
US9941391B2 (en) * 2016-08-12 2018-04-10 International Business Machines Corporation Method of forming vertical transistor having dual bottom spacers
US9653465B1 (en) * 2016-09-12 2017-05-16 International Business Machines Corporation Vertical transistors having different gate lengths
US9647123B1 (en) 2016-10-14 2017-05-09 International Business Machines Corporation Self-aligned sigma extension regions for vertical transistors
US9960272B1 (en) * 2017-05-16 2018-05-01 International Business Machines Corporation Bottom contact resistance reduction on VFET
US20190067474A1 (en) * 2017-08-25 2019-02-28 Globalfoundries Inc. Vertical finfet with improved top source/drain contact
US10249731B1 (en) * 2017-09-25 2019-04-02 International Business Macines Corporation Vertical FET with sharp junctions
US10249538B1 (en) * 2017-10-03 2019-04-02 Globalfoundries Inc. Method of forming vertical field effect transistors with different gate lengths and a resulting structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005079182A2 (en) 2004-01-22 2005-09-01 International Business Machines Corporation Vertical fin-fet mos devices
US20060125025A1 (en) 2004-10-04 2006-06-15 Matsushita Electric Industrial Co., Ltd. Vertical field effect transistor and method for fabricating the same
US20170301666A1 (en) 2016-04-15 2017-10-19 International Business Machines Corporation Laterally diffused metal oxide semiconductor device integrated with vertical field effect transistor
US20170309616A1 (en) * 2016-04-15 2017-10-26 International Business Machines Corporation Laterally diffused metal oxide semiconductor device integrated with vertical field effect transistor

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