KR20140079088A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20140079088A
KR20140079088A KR1020120148668A KR20120148668A KR20140079088A KR 20140079088 A KR20140079088 A KR 20140079088A KR 1020120148668 A KR1020120148668 A KR 1020120148668A KR 20120148668 A KR20120148668 A KR 20120148668A KR 20140079088 A KR20140079088 A KR 20140079088A
Authority
KR
South Korea
Prior art keywords
gate electrode
semiconductor substrate
protective film
junction region
depth
Prior art date
Application number
KR1020120148668A
Other languages
English (en)
Inventor
이장욱
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120148668A priority Critical patent/KR20140079088A/ko
Priority to US13/845,857 priority patent/US20140167149A1/en
Priority to CN201310246407.8A priority patent/CN103872129B/zh
Publication of KR20140079088A publication Critical patent/KR20140079088A/ko
Priority to US14/643,695 priority patent/US9786766B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Abstract

본 기술의 일 실시예에 의한 반도체 소자는 반도체 기판으로부터 연장되는 구조물 측벽에 형성되는 게이트 전극, 구조물 내에 구조물의 상부로부터 제 1 깊이로 형성되며 게이트 전극과 중첩되도록 형성되는 접합 영역 및 구조물의 외측벽과 게이트 전극 사이에 형성되며, 구조물의 상부로부터 제 1 깊이보다 높은 제 2 깊이로 형성되는 보호막을 포함할 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Fabrication Method Thereof}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 반도체 소자 및 그 제조 방법에 관한 것이다.
전자 기기는 그 종류 및 적용 분야가 날로 증가하고 있으며, 한정된 사이즈 내에서 보다 고속으로 대용량의 데이터를 처리하기 위해 내장되는 메모리 장치의 초고집적화, 초고속화 및 초저전력화가 요구되고 있다.
단위 메모리 셀은 일반적으로 데이터 저장 영역과 이 데이터 저장 영역에 접근할 수 있도록 하는 선택소자를 포함하도록 구성된다. 선택소자로는 다이오드, 트랜지스터 등이 이용되고 있는데, 트랜지스터는 다이오드에 비하여 문턱전압을 낮게 제어할 수 있어 동작전압을 감소시킬 수 있는 이점이 있다.
아울러, 트랜지스터의 수직화가 가능해짐에 따라 메모리 소자의 선택 소자로서 다시 한 번 주목받고 있다.
도 1 내지 도 4는 일반적인 반도체 소자 제조 방법을 설명하기 위한 소자의 단면도로서, 수직구조 트랜지스터 제조 방법을 나타낸다.
먼저, 도 1과 같이 저부에 공통 소스 영역(101)이 형성된 반도체 기판을 패터닝하여 필라 구조물(103)을 형성한다. 이때, 식각 정지층이 없는 상태로 두꺼운 두께를 가진 반도체 기판에 대한 식각 공정이 진행되기 때문에 식각 부위마다 동일한 식각률을 갖기 어려워 필라 구조물(103)의 높이가 다르게 형성될 수 있다(A1, A2).
도 2는 필라 구조물(103) 표면을 따라 게이트 절연막(105)이 형성된 상태를 나타낸다.
이후, 도 3에 도시한 것과 같이 전체 구조 상에 도전물질을 증착한 후 스페이서 식각하여 필라 구조물(103)의 외측벽에 게이트 전극(107)을 형성한다. 아울러, 도 4에 도시한 것과 같이 불순물 주입 공정에 의해 필라 구조물을 채널 영역(103A)과 드레인 영역(103B)으로 구분하고 증간 절연막(109)을 형성한다.
그런데, 도 1과 같이 반도체 기판이 불균일하게 식각되어 필라 구조물(103)의 높이가 다르게 형성될 수 있고, 또한 도 3과 같이 게이트 전극(107) 형성을 위한 스페이서 식각 공정시에도 식각 불균일성에 의해 게이트 전극의 높이가 균일하지 않게 형성될 수 있다.
이에 따라, 지정된 RP(Projection Range)로 불순물을 주입하여 드레인 영역(103B)을 형성한 후, 게이트 전극(107)과 드레인 영역(103B) 간의 중첩 길이(B1, B2, B3)가 상이하게 될 수 있다.
동일한 용도로 사용되는 트랜지스터는 동일한 특성을 보여야 하나, 이와 같이 드레인 영역과의 중첩 길이가 다르게 형성되면 트랜지스터마다 동작 특성이 달라지고, 이는 결국 반도체 장치의 동작 신뢰성을 저하시키는 요인이 된다.
반도체 소자는 축소율이 계속해서 증가하고 있으며, 이에 따라 종횡비가 높은 구조물에 대한 식각 공정이 수반될 수 밖에 없다. 그리고 이에 따라 식각 불균일에 의한 문제는 더욱 심화되게 된다.
본 발명의 실시예는 게이트 전극과 불순물 영역의 중첩 길이를 균일하게 할 수 있는 반도체 소자 및 그 제조 방법을 제공할 수 있다.
본 기술의 일 실시예에 의한 반도체 소자는 반도체 기판으로부터 연장되는 구조물 측벽에 형성되는 게이트 전극; 상기 구조물 내에 상기 구조물의 상부로부터 제 1 깊이로 형성되며 상기 게이트 전극과 중첩되도록 형성되는 접합 영역; 및 상기 구조물의 외측벽과 상기 게이트 전극 사이에 형성되며, 상기 구조물의 상부로부터 상기 제 1 깊이보다 높은 제 2 깊이로 형성되는 보호막;을 포함할 수 있다.
한편, 본 기술의 다른 실시예에 의한 반도체 소자는 지정된 방향으로 형성되는 제 1 접합 영역; 상기 제 1 접합 영역 상에 형성되는 게이트 전극; 상기 게이트 전극의 측벽에 지정된 높이로 구비되며, 상기 제 1 접합 영역 상에 상기 제 1 접합 영역과 전기적으로 접속되도록 형성되는 채널 영역; 상기 게이트 전극의 측벽에 지정된 높이로 구비되며, 상기 채널 영역 상에 상기 채널 영역과 전기적으로 접속되도록 형성되는 제 2 접합 영역; 및 상기 게이트 전극과 상기 제 2 접합 영역과의 중첩 영역 상부의, 상기 게이트 전극 측벽에 형성되는 보호막;을 포함할 수 있다.
다른 관점에서 본 기술의 또 다른 실시예에 의한 반도체 소자는 반도체 기판의 트렌치 내에 형성되는 게이트 전극; 상기 게이트 전극 양측에 각각 형성되는 접합 영역; 및 상기 게이트 전극과 각각의 상기 접합 영역과의 중첩 영역 상부의, 상기 트렌치 내측벽에 형성되는 보호막;을 포함할 수 있다.
다른 관점에서, 본 기술의 일 실시예에 의한 반도체 소자 제조 방법은 반도체 기판을 패터닝하여 예비 필라를 형성하는 단계; 상기 예비 필라의 외주에 보호막을 형성하는 단계; 상기 예비 필라 사이의 상기 반도체 기판을 패터닝하여 필라 구조물을 형성하는 단계; 상기 필라 구조물 측벽에 게이트 전극을 형성하는 단계; 및 상기 필라 구조물에 상기 예비 필라의 깊이보다 깊은 깊이까지 불순물을 주입하는 단계;를 포함할 수 있다.
한편, 본 기술의 다른 실시예에 의한 반도체 소자 제조 방법은 반도체 기판을 패터닝하여 예비 트렌치를 형성하는 단계; 상기 예비 트렌치의 내측벽에 보호막을 형성하는 단계; 상기 예비 트렌치 저부의 상기 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치 내부에 지정된 깊이의 게이트 전극을 형성하는 단계; 및 상기 반도체 기판에 상기 예비 트렌치의 깊이보다 깊은 깊이까지 불순물을 주입하는 단계;를 포함할 수 있다.
본 기술에 의하면 게이트 전극과 불순물 영역과의 중첩 길이를 동일하게 할 수 있어 소자의 동작 특성을 균일하게 할 수 있다.
도 1 내지 도 4는 일반적인 반도체 소자 제조 방법을 설명하기 위한 소자의 단면도,
도 5 내지 도 9는 본 발명의 일 실시예에 의한 반도체 소자 제조 방법을 설명하기 위한 소자의 단면도,
도 10 내지 도 14는 본 발명의 다른 실시예에 의한 반도체 소자 제조 방법을 설명하기 위한 소자의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 5 내지 도 9는 본 발명의 일 실시예에 의한 반도체 소자 제조 방법을 설명하기 위한 소자의 단면도로서, 예를 들어 수직 구조 트랜지스터 제조 방법을 나타낸다.
먼저, 도 5에 도시한 것과 같이 제 1 접합 영역(201)이 형성된 반도체 기판(203)이 제공된다. 반도체 기판(203)은 도시하지 않은 제 1 하드 마스크를 식각 마스크로 하여 지정된 제 1 깊이만큼 식각되고, 이에 의해 예비 필라(205)가 형성된다. 여기에서, 제 1 접합 영역(201)은 공통 소스 영역일 수 있다. 예비 필라(205)를 형성하는 식각 공정에서는 실제 필라 구조물(도 7의 209 참조)을 형성하기 위한 식각 공정에서 보다 낮은 두께로 반도체 기판(203)을 식각한다. 따라서 식각 정지막이 없는 상태에서 식각을 진행하더라도 예비 필라(205) 간의 길이 편차는 무시할 만큼 적다.
이후, 제 1 하드마스크를 제거하고 전체 구조 상에 보호막(207)을 형성한다. 보호막(207)은 예를 들어 질화막, 또는 산화막으로 형성될 수 있으나 이에 한정되지 않으며, 반도체 기판(203)보다 산화 속도가 빠른 물질을 이용하여 형성하거나, 반도체 기판(203)보다 산화가 용이하도록 처리하거나, 또는 후속 공정으로 형성될 게이트 절연막(211)보다 유전상수가 낮은 물질을 이용하여 형성하는 것이 바람직하다. 그리고, 도 6에 도시한 것과 같이 스페이서 식각 공정을 수행하여 예비 필라(205)의 외주에만 보호막(207)을 남겨 둔다.
다음, 도시하지 않은 제 2 하드 마스크를 이용하여 예비 필라(205) 사이의 반도체 기판(203)을 제 2 깊이만큼 식각하여. 도 7에 도시한 것과 같이 필라 구조물(209)을 형성한다. 아울러, 제 2 하드마스크를 제거하고 전체 구조물의 표면에 게이트 절연막(211)을 형성한다.
이때, 도 7에서 알 수 있는 바와 같이 식각 정지막이 없는 상태에서 반도체 기판(203)을 깊은 두께로 식각함에 따라, 식각 부위마다 식각 속도가 달라져 필라 구조물(209)의 높이가 서로 다르게 형성되는 원치 않는 상황이 발생할 수 있다.
게이트 전극(213)을 형성하기 위해, 도 8에 도시한 것과 같이 전체 구조 상에 게이트 전극 물질을 형성하고 스페이서 식각 공정을 수행한다. 이에 따라, 필라 구조물(209)의 외측벽에 게이트 전극(213)이 형성된다. 도 8에서 알 수 있는 바와 같이 스페이서 식각 공정 후의 게이트 전극(213)은 식각 불균일에 의해 그 높이가 다르게 형성될 수 있다. 아울러, 필라 구조물(209)의 높이가 다르게 형성된 경우에는 게이트 전극(213)의 높이가 동일하게 형성되는 것을 기대하는 것은 더욱 어렵게 된다.
이제, 도 9와 같이 지정된 RP로 불순물을 주입하여 채널 영역(209A)과 제 2 접합 영역(209B), 즉 드레인 영역(209B)을 구분하고, 층간 절연막(215)으로 소자간을 절연시킨다.
필라 구조물(209)의 외측벽은 상단으로부터 중앙부로 지정된 높이, 즉 예비 필라(205)의 높이만큼 보호막(207)에 의해 덮여 있는 상태를 갖는다. 따라서, 지정된 깊이, 즉 예비 필라(205)의 깊이 보다 깊은 깊이로 불순물을 주입하게 되면, 게이트 절연막(211)을 통한 게이트 전극(213)과 제 2 접합 영역(209B)의 중첩 길이(B)는 모든 트랜지스터에서 동일하게 된다. 다시 말해, 게이트 전극(213)의 전체 구조 중, 게이트 절연막(211)을 통한 제 2 접합 영역(209B)과의 중첩 영역 상단의 게이트 전극(213)과 제 2 접합 영역(209B) 사이에는 보호막(207)이 개재되어 있으므로, 게이트 전극(213)과 제 2 접합 영역(209B)은 각 단위 소자마다 동일한 길이만큼 중첩되는 것이다.
따라서 필라 구조물의 높이가 다르게 형성된 경우에도, 게이트 전극의 높이가 다르게 형성된 경우에도 게이트 전극과 제 2 접합 영역의 중첩 길이는 균일하게 유지할 수 있다.
또한, 보호막(207)을 반도체 기판보다 산화 속도가 빠른 물질로 형성하거나 산화가 더 잘되도록 처리하는 경우에는 게이트 전극(213)과 보호막(207)의 중첩 부위에서 게이트 절연막의 두께가 증가하여 절연 효과가 더욱 증대될 수 있다. 또한, 유전율이 낮은 보호막(207)을 사용하면 절연 효과가 더욱 증대될 수 있다.
이와 같이, 본 발명에서는 도전층(게이트 전극)의 측면부에 접합 영역을 구비한 수직형 반도체 소자에서 도전층과 측면 접합 영역의 중첩 길이를 균일하게 형성할 수 있다.
도전층의 측면부에 접합 영역이 형성되는 반도체 소자는 수직 구조 트랜지스터에 한정되지 않으며, 매몰 게이트 구조 트랜지스터 또한 이러한 구조를 갖는다.
도 10 내지 도 14는 본 발명의 다른 실시예에 의한 반도체 소자 제조 방법을 설명하기 위한 소자의 단면도로서, 예를 들어 매몰 게이트 구조 트랜지스터 제조 방법을 나타낸다.
먼저, 도 10에 도시한 것과 같이 반도체 기판(301) 상에 제 1 하드 마스크(미도시)를 형성하고 지정된 제 1 깊이만큼 식각하여 예비 트렌치(303A)를 형성한다.
이후, 제 1 하드 마스크를 제거하고, 전체 구조 상에 보호막 물질을 형성한 다음 스페이서 식각하여, 도 11과 같이 예비 트렌치(303A)의 내측벽에 보호막(305)을 형성한다. 여기에서, 보호막 물질은 반도체 기판(301)보다 산화 속도가 빠른 물질을 이용하여 형성하거나, 반도체 기판(301)보다 산화가 용이하도록 처리하거나, 또는 후속 공정으로 형성될 게이트 절연막(307)보다 유전상수가 낮은 물질을 이용하여 형성하는 것이 바람직하다.
보호막(305)을 형성한 후에는 제 2 하드 마스크(미도시)를 형성하고 지정된 제 2 깊이만큼 식각하여 트렌치(303)를 완성하며, 이후 도 12와 같이 전체 구조물 표면에 게이트 절연막(307)을 형성한다. 트렌치(303) 형성을 위한 식각 공정시 식각 정지막이 없는 상태에서 깊은 깊이로 반도체 기판(301)을 식각하므로 식각율의 불균일성에 의해 트렌치(303)의 높이가 상이하게(C) 형성되는 상황이 발생할 수 있다.
한편, 보호막 물질의 산화 속도가 반도체 기판(301)보다 빠르거나 산화가 저 잘 되도록 처리된 경우에는 보호막(305)의 측벽에 형성되는 게이트 절연막(307)의 두께가 반도체 기판(301) 표면에 형성되는 게이트 절연막(307)의 두께보다 두꺼울 수 있다.
다음, 도 13에 도시한 것과 같이, 전체 구조 상에 도전물질을 형성하고 전면 식각하여 트렌치(303) 내부에 게이트 전극(309)을 형성한다. 이 때 게이트 전극(309)의 높이는 보호막(305)의 높이 이상이 되도록 식각률을 제어해야 함은 물론이다. 이 경우에도 게이트 전극(309) 형성을 위한 전면 식각 공정시 식각 불균일성으로 인해 게이트 전극의 매몰 높이가 다르게 형성될 수 있다(D).
도 14에는 불순물을 주입하여 게이트 전극(309) 양측벽에 접합 영역(311)이 형성된 상태를 나타낸다. 아울러, 접합 영역(311) 형성 후에는 층간 절연막(313)으로 소자 간을 분리시킨다.
본 발명에서, 불순물 주입 공정 후, 게이트 절연막(307)을 통한 게이트 전극(309)과 접합 영역(311)과의 중첩 길이(E)는 모든 소자에 있어서 동일함을 알 수 있다.
즉, 트렌치(303) 상단 측벽은 예비 트렌치(303A)의 깊이만큼 보호막(305)에 의해 커버되어 있으므로, 지정된 RP로 불순물을 주입한 후, 보호막(305)하단부의 불순물 주입 깊이는 모두 동일하게 제어될 수 있다. 따라서 게이트 전극(309)과 접합 영역(311)과의 중첩 길이가 모두 균일하게 형성되는 것이다.
결국 필라, 또는 트렌치가 상이한 높이로 형성되는 경우에도, 그리고 게이트 전극의 높이가 상이하게 형성되는 경우에도 게이트 전극과 측벽 접합 영역과의 중첩 길이를 동일하게 할 수 있어 반도체 소자의 수율 및 동작 신뢰성을 확보할 수 있다.
이상에서는 수직 구조 트랜지스터, 또는 매몰 게이트 구조 트랜지스터를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않으며, 리세스 게이트 구조 트랜지스터 또한 본 발명의 기술적 사상을 이용하여 형성할 수 있으며, 도전층의 측벽에 접합 영역이 형성되는 반도체 소자라면 어떠한 것이든 적용 가능함은 물론이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
201 : 제 1 접합 영역
203, 301 : 반도체 기판
205 : 예비 필라
207, 305 : 보호막
209 : 필라 구조물
209A : 채널 영역
209B : 제 2 접합 영역
211, 307 : 게이트 절연막
213, 309 : 게이트 전극
303A : 예비 트렌치
303 : 트렌치
311 : 접합 영역

Claims (14)

  1. 반도체 기판으로부터 연장되는 구조물 측벽에 형성되는 게이트 전극;
    상기 구조물 내에 상기 구조물의 상부로부터 제 1 깊이로 형성되며 상기 게이트 전극과 중첩되도록 형성되는 접합 영역; 및
    상기 구조물의 외측벽과 상기 게이트 전극 사이에 형성되며, 상기 구조물의 상부로부터 상기 제 1 깊이보다 높은 제 2 깊이로 형성되는 보호막;
    을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 접합 영역과 상기 게이트 전극 사이 및, 상기 보호막과 상기 게이트 전극 사이에 형성되는 게이트 절연막을 더 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 보호막은 상기 게이트 절연막보다 유전율이 낮은 물질로 구성되는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 보호막은 상기 반도체 기판보다 산화 속도가 빠르도록 형성되는 반도체 소자.
  5. 지정된 방향으로 형성되는 제 1 접합 영역;
    상기 제 1 접합 영역 상에 형성되는 게이트 전극;
    상기 게이트 전극의 측벽에 지정된 높이로 구비되며, 상기 제 1 접합 영역 상에 상기 제 1 접합 영역과 전기적으로 접속되도록 형성되는 채널 영역;
    상기 게이트 전극의 측벽에 지정된 높이로 구비되며, 상기 채널 영역 상에 상기 채널 영역과 전기적으로 접속되도록 형성되는 제 2 접합 영역; 및
    상기 게이트 전극과 상기 제 2 접합 영역과의 중첩 영역 상부의, 상기 게이트 전극 측벽에 형성되는 보호막;
    을 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제 1 접합 영역은 공통 소스 영역인 반도체 소자.
  7. 반도체 기판의 트렌치 내에 형성되는 게이트 전극;
    상기 게이트 전극 양측에 각각 형성되는 접합 영역; 및
    상기 게이트 전극과 각각의 상기 접합 영역과의 중첩 영역 상부의, 상기 트렌치 내측벽에 형성되는 보호막;
    을 포함하는 반도체 소자.
  8. 반도체 기판을 패터닝하여 예비 필라를 형성하는 단계;
    상기 예비 필라의 외주에 보호막을 형성하는 단계;
    상기 예비 필라 사이의 상기 반도체 기판을 패터닝하여 필라 구조물을 형성하는 단계;
    상기 필라 구조물 측벽에 게이트 전극을 형성하는 단계; 및
    상기 필라 구조물에 상기 예비 필라의 깊이보다 깊은 깊이까지 불순물을 주입하는 단계;
    를 포함하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 보호막은 상기 반도체 기판보다 산화 속도가 빠른 물질을 이용하여 형성하는 반도체 소자 제조 방법.
  10. 제 8 항에 있어서,
    상기 반도체 기판 저부에 지정된 깊이로 불순물을 주입하여 상기 필라 구조물과 전기적으로 접속되도록 하는 단계를 더 포함하는 반도체 소자 제조 방법.
  11. 제 8 항에 있어서,
    상기 필라 구조물을 포함하는 전체 구조 상에 게이트 절연막을 형성하는 단계를 더 포함하고, 상기 보호막은 상기 게이트 절연막보다 유전률이 낮은 물질로 형성하는 반도체 소자 제조 방법.
  12. 반도체 기판을 패터닝하여 예비 트렌치를 형성하는 단계;
    상기 예비 트렌치의 내측벽에 보호막을 형성하는 단계;
    상기 예비 트렌치 저부의 상기 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치 내부에 지정된 깊이의 게이트 전극을 형성하는 단계; 및
    상기 반도체 기판에 상기 예비 트렌치의 깊이보다 깊은 깊이까지 불순물을 주입하는 단계;
    를 포함하는 반도체 소자 제조 방법.
  13. 제 12 항에 있어서,
    상기 보호막은 상기 반도체 기판보다 산화 속도가 빠른 물질을 이용하여 형성하는 반도체 소자 제조 방법.
  14. 제 12 항에 있어서,
    상기 트렌치를 포함하는 전체 구조 상에 게이트 절연막을 형성하는 단계를 더 포함하고, 상기 보호막은 상기 게이트 절연막보다 유전률이 낮은 물질로 형성하는 반도체 소자 제조 방법.
KR1020120148668A 2012-12-18 2012-12-18 반도체 소자 및 그 제조 방법 KR20140079088A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020120148668A KR20140079088A (ko) 2012-12-18 2012-12-18 반도체 소자 및 그 제조 방법
US13/845,857 US20140167149A1 (en) 2012-12-18 2013-03-18 Semiconductor device and fabrication method thereof
CN201310246407.8A CN103872129B (zh) 2012-12-18 2013-06-20 半导体器件及其制造方法
US14/643,695 US9786766B2 (en) 2012-12-18 2015-03-10 Methods of fabricating transistors with a protection layer to improve the insulation between a gate electrode and a junction region

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120148668A KR20140079088A (ko) 2012-12-18 2012-12-18 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20140079088A true KR20140079088A (ko) 2014-06-26

Family

ID=50910480

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120148668A KR20140079088A (ko) 2012-12-18 2012-12-18 반도체 소자 및 그 제조 방법

Country Status (3)

Country Link
US (2) US20140167149A1 (ko)
KR (1) KR20140079088A (ko)
CN (1) CN103872129B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9953883B2 (en) * 2016-04-11 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor device including a field effect transistor and method for manufacturing the same
CN109326595B (zh) * 2017-07-31 2021-03-09 联华电子股份有限公司 半导体元件及其制作方法
KR102465533B1 (ko) * 2017-11-21 2022-11-11 삼성전자주식회사 수직 채널을 가지는 반도체 소자
US10991584B2 (en) * 2017-12-19 2021-04-27 International Business Machines Corporation Methods and structures for cutting lines or spaces in a tight pitch structure
CN113097302B (zh) * 2020-01-09 2022-09-27 长鑫存储技术有限公司 晶体管及其制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10361715B4 (de) * 2003-12-30 2010-07-29 Infineon Technologies Ag Verfahren zur Erzeugung eines Übergangsbereichs zwischen einem Trench und einem den Trench umgebenden Halbleitergebiet
US7109552B2 (en) * 2004-11-01 2006-09-19 Silicon-Based Technology, Corp. Self-aligned trench DMOS transistor structure and its manufacturing methods
KR100734266B1 (ko) * 2005-07-15 2007-07-02 삼성전자주식회사 콘택 저항이 개선된 수직 채널 반도체 소자 및 그 제조방법
KR100660881B1 (ko) * 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR101374335B1 (ko) * 2007-09-10 2014-03-17 삼성전자주식회사 국부적으로 두꺼운 유전막을 갖는 리세스 채널트랜지스터의 제조방법 및 관련된 소자
KR100900148B1 (ko) * 2007-10-31 2009-06-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100908819B1 (ko) * 2007-11-02 2009-07-21 주식회사 하이닉스반도체 수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법
KR100905789B1 (ko) * 2008-01-02 2009-07-02 주식회사 하이닉스반도체 수직형 트랜지스터를 구비한 반도체 소자의 제조방법
KR100945511B1 (ko) * 2008-04-10 2010-03-09 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US8143121B2 (en) * 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
KR101061296B1 (ko) * 2010-07-01 2011-08-31 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법

Also Published As

Publication number Publication date
US20140167149A1 (en) 2014-06-19
CN103872129A (zh) 2014-06-18
US20150187911A1 (en) 2015-07-02
CN103872129B (zh) 2018-05-22
US9786766B2 (en) 2017-10-10

Similar Documents

Publication Publication Date Title
KR100896631B1 (ko) 수직 실린더형 트랜지스터의 제조방법 및 이에 의해 제조된수직 실린더형 트랜지스터
TWI548086B (zh) 溝渠式橫向擴散金屬氧化半導體元件及其製造方法
KR101057651B1 (ko) 반도체 소자의 제조방법
KR100996800B1 (ko) 반도체 소자 및 그 제조 방법
US20130234282A1 (en) Semiconductor device with vertical cells and fabrication method thereof
TWI654744B (zh) 積體晶片與其形成方法
US20140048876A1 (en) Semiconductor device including a high breakdown voltage dmos and method of manufacturing the same
US20150263040A1 (en) Embedded Memory Device With Silicon-On-Insulator Substrate, And Method Of Making Same
US9786766B2 (en) Methods of fabricating transistors with a protection layer to improve the insulation between a gate electrode and a junction region
TWI490924B (zh) 半導體元件及其製造方法
TWI514577B (zh) 半導體元件及其製造方法
KR20100092703A (ko) 반도체 장치 및 이의 제조 방법
KR20120126439A (ko) 반도체 소자의 센스앰프 트랜지스터 및 그 제조 방법
KR101159943B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
JP2012015345A (ja) 半導体装置
JP5385567B2 (ja) 半導体装置および半導体装置の製造方法
TWI702690B (zh) 製作具有絕緣體上覆矽基材之嵌入式記憶體裝置的方法
US20120273918A1 (en) Semiconductor device and method for forming the same
KR20090092927A (ko) 반도체 메모리 소자 및 이의 제조 방법
KR20130044699A (ko) 반도체 메모리 소자 및 이의 제조 방법
US8853018B2 (en) Method of manufacturing semiconductor device having multi-channels
JP4449776B2 (ja) 半導体装置の製造方法
US20130193511A1 (en) Vertical transistor structure
JP2013152964A (ja) 半導体装置及びその製造方法
JP2009049315A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination