KR100996800B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조 방법은, (A) 반도체 기판 위에 버퍼막을 형성하는 단계와, (B) 버퍼막을 제1 방향으로 패터닝하여 소정의 간격만큼 이격된 버퍼막 패턴을 형성하는 단계와, (C) 버퍼막 패턴 위 및 버퍼막 패턴들 사이에 반도체 에피택셜층을 형성하는 단계와, (D) 제1 방향과 교차되는 제2 방향으로 적어도 버퍼막 패턴의 측벽을 노출시키는 제1 트랜치를 형성하는 단계와, (E) 제1 트랜치를 통해 노출된 버퍼막 패턴을 선택적으로 제거하는 단계와, (F) 버퍼막 패턴이 제거된 영역에 매립 절연막을 형성하는 단계와, (G) 제1 방향으로 매립 절연막 사이에 개재된 반도체 에피택셜층의 일부를 제거하여 제2 트랜치를 형성하는 단계와, (H) 제1 트랜치 및 제2 트랜치에 소자격리막을 형성하는 단계를 포함한다.
반도체, 메모리, 매립 절연막

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 벌크 실리콘 내부에 매립 절연막을 형성하는 방법 및 그에 의해 제조한 반도체 소자에 관한 것이다.
반도체 소자의 제조 공정이 미세화됨에 따라 1개의 트랜지스터 및 1개의 커패시터를 단위 메모리 셀로 구성한 디램(DRAM)을 제조함에 있어서 기술적으로 가장 어려운 부분은, 크게 단채널 효과(SHORT CHANNEL EFFECT)를 개선하면서 충분한 데이터 보유 시간(DATA RETENTION TIME)을 유지하는 것과, 좁은 면적에서 유전 손실(DIELECTRIC LEAKAGE)를 최소로 하면서 충분한 커패시턴스(CAPACITANCE)를 가지는 커패시터를 제조하는 것이다. 특히 디램의 동작에 필요한 커패시턴스를 만족시키면서도 신뢰성을 확보할 수 있는 커패시터를 제조하는 것은 기술적으로 한계에 다다랐으며, 이는 공정적으로 매우 어려운 기술이다. 이러한 문제를 해결하기 위한 방법으로 트랜지스터의 플로팅 바디 효과(FLOATING BODY EFFECT)를 이용한 1T 디램에 대한 많은 연구가 이루어지고 있다.
한편, 기존의 1T-1C 디램 소자의 경우 전하가 커패시터에 저장되는데 반해서, 1T 디램은 트랜지스터의 바디에 전하가 저장될 때 임계 전압(THRESHOLD VOLTAGE; VT)이 변하는 것을 이용하여 메모리로 사용하게 된다. 일반적으로, 1T 디램의 메모리 셀을 구성하는 트랜지스터는 실리콘-온-인슐레이터(SILICON ON INSULATOR; SOI) 웨이퍼를 이용하여 제조한다. 그러나 SOI 웨이퍼는 가격이 비싸기 때문에 경제성이 떨어지는 단점이 있으며, 1T-디램 셀을 동작시키기 위한 외부 회로 역시 SOI 웨이퍼 상에 제조해야만 한다.
SOI 웨이퍼의 낮은 경제성을 극복하기 위하여 벌크 실리콘 웨이퍼를 이용하여 1T 디램을 제조하는 방법이 제안되었다. 이 방법은 플로팅 바디 셀(FLOATING BODY CELL)을 구현하기 위하여 예컨대 깊은 N형 웰 내부에 P형 웰을 형성하여 플로팅 바디를 부유 상태로 만드는데, 벌크 실리콘 웨이퍼을 이용하기 때문에 상대적으로 경제성이 향상될 수는 있지만, N형 웰과 P형 웰 사이의 계면에서 발생하는 누설 전류로 인해 충분한 데이터 보유 시간을 확보할 수 없는 문제가 있다.
본 발명은 값비싼 SOI 웨이퍼를 이용하지 않고도 벌크 실리콘 웨이퍼를 이용하여 보다 향상된 반도체 소자를 제조할 수 있는 방법을 제공하는 것을 목적으로 한다.
특히 본 발명은 1개의 트랜지스터로 메모리 셀을 구성하는 1T 디램의 플로팅 바디 셀을 형성하기 위해서 벌크 실리콘 웨이퍼를 이용하여 그 내부에 매립 절연막을 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은, (A) 반도체 기판 위에 버퍼막을 형성하는 단계와, (B) 버퍼막을 제1 방향으로 패터닝하여 소정의 간격만큼 이격된 버퍼막 패턴을 형성하는 단계와, (C) 버퍼막 패턴 위 및 버퍼막 패턴들 사이에 반도체 에피택셜층을 형성하는 단계와, (D) 제1 방향과 교차되는 제2 방향으로 적어도 버퍼막 패턴의 측벽을 노출시키는 제1 트랜치를 형성하는 단계와, (E) 제1 트랜치를 통해 노출된 버퍼막 패턴을 선택적으로 제거하는 단계와, (F) 버퍼막 패턴이 제거된 영역에 매립 절연막을 형성하는 단계와, (G) 제1 방향으로 매립 절연막 사이에 개재된 반도체 에피택셜층의 일부를 제거하여 제2 트랜치를 형성하는 단계와, (H) 제1 트랜치 및 제2 트랜치에 소자격리막을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 소자는, 상술한 반도체 소자의 제조 방법에 따라 제조되며, 특히 반도체 기판 위에 형성된 반도체 에피택셜층이 측면 방향으로는 소자 격리막에 의해 격리되고 하면 방향으로는 매립 절연막에 의해 상기 반도체 기판과 격리되어 형성된다. 여기서, 소자격리막은 상기 매립 절연막보다 깊게 형성될 수 있다.
나아가, 본 발명에 따른 방법에 의해 제조된 반도체 소자는, 소자격리막 및 매립 절연막에 의해 격리된 반도체 에피택셜층 위에 형성된 게이트와, 게이트 하부의 반도체 에피택셜층 내에 형성된 소스 영역과, 게이트 하부의 반도체 에피택셜층 내에 형성되되 소스 영역과 이격된 드레인 영역을 포함한다. 특히, 소스 영역 및 드레인 영역이 매립 절연막에 도달하는 깊이로 형성되어 소스 영역 및 드레인 영역 사이의 반도체 에피택셜층의 일부가 부유 상태의 채널 바디가 되는 플로팅 바디 셀로 구현될 수 있다.
본 발명에 따르면, 벌크 실리콘 웨이퍼 내부에 매립 절연막을 형성함으로써 종래의 SOI 웨이퍼와 동일한 효과를 얻을 수 있다. 특히, 매립 절연막이 열산화막에 의해 형성될 수 있으며, 그에 따라 종래 SOI 웨이퍼를 이용하여 형성한 경우에 비해서 실리콘과 절연막 사이의 계면 결함이 적다. 그에 따라, 본 발명에 따른 방법에 의해 플로팅 바디 셀을 구성하는 경우, 1T 디램의 난제중 하나인 데이터 보유 시간 개선의 측면에서 더 유리하다. 또한, 벌크 실리콘을 이용하기 때문에 종래 SOI 웨이퍼를 이용하는 경우보다 반도체 소자의 제조 단가를 낮출 수 있으며, 플로팅 바디 셀 하부에 N형 및 P형 웰을 형성하는 종래의 경우에 비해서도 셀 어레이가 가지는 데이터 보유 문제를 개선할 수 있다.
나아가, 본 발명에 따르면 매립 절연막 형성에 열산화 공정이나 증착공정 모두를 이용하는 것이 가능하다. 또한, 종래 SOI 웨이퍼를 이용하는 경우에는 메모리 영역 주위의 주변 회로도 SOI 웨이퍼 상에 형성해야 했으나, 본 발명에 따르면 메모리 영역에만 선택적으로 매립 절연막을 형성할 수 있으므로 주변 회로는 기존의 디램에 사용되는 외부 회로를 그대로 이용할 수 있는 이점이 있다.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 자세히 설명한다.
먼저 도 1a 및 1b를 참조하면, 벌크 반도체 기판(10)으로서 예컨대 실리콘 기판 위에 버퍼막을 형성한다. 버퍼막은 반도체 기판(10)에 대하여 선택적 식각이 가능한 선택적 식각층(12) 및 후속하는 공정에서 반도체 에피택셜층에 대한 시드(SEED)로 사용되는 시드층(14)으로 이루어질 수 있다. 버퍼막으로서 선택적 식각층(12)만을 이용할 수도 있으나, 후속하는 공정에서 형성될 반도체 에피택셜층에 격자상수 차이로 인해 결함이 발생하는 것을 방지하기 위하여 시드층(14)을 선택적 식각층(12) 위에 형성하는 것이 바람직하다. 아울러, 실리콘 기판을 이용하는 경우 선택적 식각층(12)로서 SiGe를 사용할 수 있으나, 반도체 기판(10)에 대한 선택적 식각이 가능한 재질이라면 이에 제한되지 않는다. 나아가 선택적 식각층(12) 및 시드층(14)은 에피택셜 성장법(EPITAXIAL GROWTH METHOD)을 이용하여 형성할 수 있으며, 시드층(14) 위에는 후속하는 패터닝 공정에 사용될 마스크막(16)을 형성한다.
다음으로, 도 2a 및 도 2b를 참조하면, 마스크막(16)을 이용하여 사진식각공정을 통해 버퍼막을 패터닝한다. 그에 의해 버퍼막은 제1 방향으로 패터닝된 버퍼막 패턴 즉 선택적 식각층 패턴(12a) 및 시드층 패턴(14a)이 형성되며, 각각의 버퍼막 패턴은 서로 간격(200)만큼 이격되어 형성된다. 그 후, 도 3a 및 도 3b에서 보듯이, 위에서 형성된 구조물 위에 반도체 에피택셜층(18)으로서 실리콘 에피택셜층을 형성한다. 이때, 버퍼막 패턴 사이로 노출된 반도체 기판(10) 위와 버퍼막 패턴의 위(즉, 시드층 패턴(14a)의 위)에 실리콘 에피택셜층이 형성된다. 여기서, 반도체 기판(10) 위에 형성되어 버퍼막 패턴의 사이에 개재되는 부분(20)은 후속하는 버퍼막 패턴의 선택적 식각(즉, 선택적 식각층(12a)의 제거) 공정 후에 반도체 에피택셜층(18)을 지지하게 된다.
이어서, 도 4a 내지 도 4d를 참조하면, 버퍼막 패턴과 교차되는 방향 즉 제1 방향과 교차되는 제2 방향으로 제1 트랜치(300)를 형성한다. 예컨대, 제1 트랜치(300)는 사진공정 및 식각공정을 이용하여 반도체 에피택셜층(18), 시드층 패턴(14a), 선택적 식각층 패턴(12a)을 부분적으로 제거하여 형성되며, 공정 마진을 확보하기 위하여 반도체 기판(10)의 일부를 제거하는 깊이로 형성되는 것이 바람직하지만, 제1 트랜치(100)에 의해 적어도 선택적 식각층 패턴(12a)의 측벽이 노출될 수 있으면 된다. 이렇게 노출된 선택적 식각층 패턴(12a)은 후속하는 식각 공정을 통해 선택적으로 제거된다. 나아가, 제2 방향으로 형성된 제1 트랜치(300)는 버퍼막 패턴과 소정의 각도로 교차되는 방향으로 형성되는데, 바람직하게는 이전 공정에서 형성된 버퍼막 패턴을 수직으로 가로지르는 방향으로 형성될 수 있다.
다음으로, 도 5a 내지 도 5d를 참조하면, 제1 트랜치(300)에 의해 노출된 선택적 식각층 패턴(12a)을 제거한다. 이때, 선택적 식각층 패턴(12a)은 선택적 식각 공정을 통해 제거될 수 있다. 특히, 선택적 식각층으로서 SiGe가 사용된 경우 습식 식각 공정을 통해 선택적으로 제거될 수 있는데, 예컨대 HNO3(70%), HF(49%), CH3COOH(99.9%) 및 H2O로 이루어진 폴리실리콘 식각액에 탈이온수(DEIONIZED WATER)를 첨가한 용액을 이용하여 제거할 수 있다. 습식 식각을 통해 선택적 식각층 패턴(12a)가 제거되면 반도체 에피택셜층(18) 및 반도체 기판(10) 사이에 빈 공간(12b)이 형성된다. 이때, 반도체 에피택셜층(18)은 이전 공정에서 반도체 기판(10) 위에 형성되어 버퍼막 패턴의 사이에 개재되는 부분(20)에 의해 지지되는 구조가 된다.
이어서, 도 6a 내지 도 6d를 참조하면, 선택적 식각층 패턴(12a)의 제거로 인해 생긴 공간(12b)에 매립 절연막(22)을 형성한다. 매립 절연막(22)의 형성은 열산화 공정, 화학기상증착법 등을 이용할 수 있다. 이때, 제1 트랜치(300)가 노출된 상태에서 매립 절연막(22)이 형성되며, 따라서 제1 트랜치(300)의 내벽에 절연막(22a)가 형성될 수 있다. 매립 절연막(22)은, 반도체 기판(10) 및 반도체 에피택셜층(18)의 표면을 열산화시켜 형성한 열산화막, 화학기상증착에 의해 형성된 라이너 질화막, 및 화학기상증착에 의해 형성된 산화막을 포함한 3개층의 적층막 형태로 형성될 수도 있다.
다음으로, 도 7a 내지 도 7c에서 보듯이, 제1 트랜치(300)와 교차되는 방향 다시 말해서 제1 방향으로 제2 트랜치(400)를 형성한다. 이때, 제2 트랜치(400)는 반도체 에피택셜층(18)을 제거하면서 형성되며, 바람직하게는 도 5b에서 반도체 에피택셜층(18)을 지지하는 영역(20)을 제거하면서 형성된다. 예컨대, 제2 트랜치(400)는 사진 공정 및 식각 공정을 이용하여 형성되는데, 이때 도 2a 및 도 2b에서 설명한 버퍼막의 패터닝 공정에 사용했던 마스크와 동일한 마스크를 사용할 수 있다. 특히, 제2 트랜치(400)는 적어도 매립 절연막(22)과 적어도 동일한 깊이로 형성되며, 공정 마진을 확보하기 위하여 반도체 기판(10)의 일부를 제거하면서 형성될 수 있다. 이후에는, 제1 트랜치(300) 및 제2 트랜치(400)에 절연막을 매립하여 소자격리막을 형성한다.
상술한 공정을 통해 형성된 반도체 소자는 반도체 에피택셜층(18)이 측면 방향으로는 제1 및 제2 트랜치에 형성된 소자격리막에 의해 격리되고 하면 방향으로는 매립 절연막(22)에 의해 반도체 기판(10)과 격리된 구조를 갖는다. 도 8에는 본 발명에 따른 반도체 소자의 제조 방법을 이용하여 제조한 플로팅 바디 셀의 일례를 나타내었다.
도 8a 내지 도 8c를 참조하면, 제1 및 제2 트랜치에 각각 형성된 소자격리막(300a, 400a)과 매립 절연막(22)에 의해 격리된 반도체 에피택셜층(18) 위에 게이트 산화막(미도시)을 개재하여 게이트(30)가 형성된다. 그리고, 게이트(30) 하부의 양측에는 각각 반도체 에피택셜층(18) 내에 형성된 소스 및 드레인 영역(32, 34)가 형성된다. 여기서, 소스 영역과 드레인 영역은 반도체 에피택셜층(18) 내에 불순물을 주입하여 형성되되 매립 절연막(22)에 도달하는 깊이로 형성된다. 또한 소스 영역과 드레인 영역은 서로 이격되어 있으며, 따라서 소스 영역과 드레인 영 역 사이의 반도체 에피택셜층의 일부 영역(18a)가 부유 상태의 채널 바디로서 기능하게 된다. 특히, 반도체 에피택셜층의 두께를 조절하면 부분 공핍형(PARTIALLY DEPLETED TYPE) 또는 완전 공핍형(FULLY DEPLETED TYPE) 중 어느 하나로 구현할 수 있다.
이렇게 형성된 플로팅 바디 셀은 특히 매립 절연막이 열산화막에 의해 형성될 수 있으며, 그에 따라 종래 SOI 웨이퍼를 이용하여 형성한 경우에 비해서 실리콘과 절연막 사이의 계면 결함이 적으며, 따라서 1T 디램의 난제중 하나인 데이터 보유 시간 개선의 측면에서 더 유리하다. 또한, 벌크 실리콘을 이용하기 때문에 종래 SOI 웨이퍼를 이용하는 경우보다 반도체 소자의 제조 단가를 낮출 수 있으며, 플로팅 바디 셀 하부에 N형 및 P형 웰을 형성하는 종래의 경우에 비해서도 셀 어레이가 가지는 데이터 보유 문제를 개선할 수 있다.
나아가, 본 발명에 따르면 매립 절연막 형성에 열산화 공정이나 증착공정 모두를 이용하는 것이 가능하다. 또한, 종래 SOI 웨이퍼를 이용하는 경우에는 메모리 영역 주위의 주변 회로도 SOI 웨이퍼 상에 형성해야 했으나, 본 발명에 따르면 메모리 영역에만 선택적으로 매립 절연막을 형성할 수 있으므로 주변 회로는 기존의 디램에 사용되는 외부 회로를 그대로 이용할 수 있는 이점이 있다.
도 1 내지 도 7은 본 발명에 따른 반도체 소자의 제조 공정을 각 공정 단계별로 나타낸 도면들로서, 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 반도체 기판을 위에서 바라 본 평면도이고, 도 1b, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b 및 도 7b는 I-I 절개선을 따라 절개한 단면도이며, 도 4c, 도 5c, 도 6c 및 도 7c는 Ⅱ-Ⅱ 절개선을 따라 절개한 단면도이고, 도 4d, 도 5d 및 도 6d는 Ⅱ'-Ⅱ' 절개선을 따라 절개한 단면도이다.
도 8은 본 발명에 따른 반도체 소자의 제조 방법을 이용하여 플로팅 바디 셀을 형성한 예를 나타낸 도면으로서, 도 8a는 반도체 기판을 위에서 바라 본 평면도이고, 도 8b는 I-I 절개선을 따라 절개한 단면도이며, 도 8c는 Ⅱ-Ⅱ 절개선을 따라 절개한 단면도이다.

Claims (12)

  1. (A) 반도체 기판 위에 버퍼막을 형성하는 단계와,
    (B) 상기 버퍼막을 제1 방향으로 패터닝하여 소정의 간격만큼 이격된 버퍼막 패턴을 형성하는 단계와,
    (C) 상기 버퍼막 패턴 위 및 상기 버퍼막 패턴 사이에 반도체 에피택셜층을 형성하는 단계와,
    (D) 상기 제1 방향과 교차되는 제2 방향으로 적어도 상기 버퍼막 패턴의 측벽을 노출시키는 제1 트랜치를 형성하는 단계와,
    (E) 상기 제1 트랜치를 통해 노출된 상기 버퍼막 패턴을 선택적으로 제거하는 단계와,
    (F) 상기 버퍼막 패턴이 제거된 영역에 매립 절연막을 형성하는 단계와,
    (G) 상기 제1 방향으로 상기 매립 절연막 사이에 개재된 상기 반도체 에피택셜층의 일부를 제거하여 제2 트랜치를 형성하는 단계와,
    (H) 상기 제1 트랜치 및 상기 제2 트랜치에 소자격리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 버퍼막은 상기 반도체 기판 및 상기 반도체 에피택셜층에 대하여 선택 적 식각이 가능한 재질로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판은 실리콘 기판이고, 상기 반도체 에피택셜층은 실리콘 에피택셜층이며, 상기 버퍼막은 SiGe막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 버퍼막은 상기 (E) 단계의 선택적 식각에 의해 제거되는 선택적 식각층 및 상기 (C) 단계의 상기 반도체 에피택셜층의 시드가 되는 시드층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 (D) 단계에서, 상기 제1 트랜치는 상기 버퍼막 패턴보다 깊게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 (E) 단계에서, 상기 버퍼막 패턴은 선택적 습식 식각을 통해 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 (G) 단계에서, 상기 제2 트랜치는 상기 (C) 단계에서 상기 버퍼막 패턴 사이에 형성된 상기 반도체 에피택셜층을 제거하면서 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에서,
    상기 반도체 에피택셜층은 측면 방향으로는 상기 제1 및 제2 트랜치에 형성된 상기 소자격리막에 의해 격리되고 하면 방향으로는 상기 매립 절연막에 의해 상기 반도체 기판과 격리된 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 따른 제조 방법에 의해 제조된 반도체 소자로서,
    반도체 기판 위에 형성된 반도체 에피택셜층이 측면 방향으로는 소자격리막에 의해 격리되고 하면 방향으로는 매립 절연막에 의해 상기 반도체 기판과 격리된 것을 특징으로 하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 소자격리막은 상기 매립 절연막보다 깊게 형성된 것을 특징으로 하는 반도체 소자.
  11. 제 9 항에 있어서,
    상기 소자격리막 및 상기 매립 절연막에 의해 격리된 상기 반도체 에피택셜층 위에 형성된 게이트와,
    상기 반도체 에피택셜층 내에 형성된 소스 영역과,
    상기 반도체 에피택셜층 내에 형성되되 상기 소스 영역과 이격된 드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역이 상기 매립 절연막에 도달하는 깊이로 형성되어 상기 소스 영역 및 상기 드레인 영역 사이의 상기 반도체 에피택셜층의 일부가 부유 상태의 채널 바디가 되는 것을 특징으로 하는 반도체 소자.
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