TW201017814A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
TW201017814A
TW201017814A TW098109357A TW98109357A TW201017814A TW 201017814 A TW201017814 A TW 201017814A TW 098109357 A TW098109357 A TW 098109357A TW 98109357 A TW98109357 A TW 98109357A TW 201017814 A TW201017814 A TW 201017814A
Authority
TW
Taiwan
Prior art keywords
semiconductor
buffer layer
epitaxial layer
layer
trench
Prior art date
Application number
TW098109357A
Other languages
English (en)
Inventor
Min-Soo Yoo
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW201017814A publication Critical patent/TW201017814A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)
  • Non-Volatile Memory (AREA)

Description

.201017814 六、發明說明： 【發明所屬之技術領域】 本發明係關於一般半導體裝置以及其製造方法，更特 別地’係關於一種形成埋藏式絕緣薄膜於塊狀矽晶圓（bulk silicon wafer)中之方法以及利用該方法所製造之半導體裝 置。 【先前技術】 因爲製造半導體裝置之製程爲細微控制的，所以其在 © 製造具有由一個電晶體及一個電容器所構成之單元記憶胞 元之動態隨機存取記憶體（DRAM)上有許多技術上的困 難。在該等技術困難中，改善短通道效應特性同時保持足 夠的資料保留時間，以及最小化狹窄區域中之介電損失特 性同時製造具有足夠電容量之電容器爲最困難。特別地， 製造具有操作DRAM所必需之足夠電容量並可確保可靠度 之電容器的技術遭遇到技術上的限制，並且其爲非常困難 的製程技術。爲了解決此問題，已針對利用電晶體之浮動 〇 基體效應之IT DRAM作大範圍硏究。（IT DRAM爲”沒有電 容器”位元胞元設計，其儲存於絕緣層上覆矽（SOI)的電晶 體之固有部分的寄生基體電容器中）。 同時，傳統1T-1C DRAM(“一個電晶體，一個電容器’’ 的DRAM)儲存電荷於電容器中，然而因門檻電壓在電荷儲 存在電晶體之基體中時改變，故IT DRAM係作爲記憶體使 用。一般而言，構成IT DRAM記憶胞元之電晶體係利用絕 緣層上覆矽（SOI)晶圓來製造。然而，由於SOI晶圓是昂貴 的，故經濟效益爲低的。此外，用以操作IT DRAM記憶胞 201017814 元之外部電路也必須設在該SOI晶圓上。 爲了克服該SOI晶圓之低經濟效益’提出一種利用塊 狀矽晶圓而製造1TDRAM之方法。在此方法中’爲了實現 浮動基體胞元，將P型井形成於深N型井中’以使浮動基 體浮動。然而，在此方法中，由於使用塊狀矽晶圓來取代 該昂貴的SOI晶圓，故經濟效益可被大大地改善，但因由 該N型井與該P型井之間的介面所產生之漏電流，故無法 確保足夠的資料保留時間。 參 【發明内容】 因此，本發明提供一種製造半導體裝置之方法，其適 合使用塊狀矽晶圓來取代昂貴的SOI晶圓。 本發明也提供一種形成埋藏式絕緣薄膜於矽基板（較 佳爲塊狀矽晶圓）中，以於一半導體裝置（較佳爲具有以一 個電晶體所構成之單元記憶胞元的IT DRAM)中形成浮動 基體胞元之方法。 依照本發明製造半導體裝置之方法包括：（a)形成緩衝 φ 層於一半導體基板上；（b)以第一方向將該緩衝層圖案化， 以形成具有側面並以預定間隔互相間隔開之緩衝層圖案； (c)形成半導體磊晶層於該等緩衝層圖案上及該等緩衝層 圖案之間；（d)以與該第一方向相交之第二方向形成第一溝 渠於該半導體磊晶層中，用以露出該等緩衝層圖案之側 • 面；（e)選擇性地移除被該第一溝渠所露出之該等緩衝層圖 案，以形成多個間隔；（f)於藉由移除該等緩衝層圖案所形 成之該等間隔中形成埋藏式絕緣薄膜，部分半導體磊晶層 係配置在該等埋藏式絕緣薄膜之間；（g)移除在該等埋藏式 201017814 絕緣薄膜之間所配置之該半導體磊晶層之部分’以在該第 一方向形成第二溝渠；以及（h)形成裝置隔離薄膜於該等第 一溝渠與第二溝渠中。 依照本發明之半導體裝置係藉由該方法來製造。在該 半導體裝置中，於該半導體基板上所形成之半導體磊晶層 係最好藉由裝置隔離.薄膜來水平隔離，以及最好藉由埋藏 式絕緣薄膜而與該半導體基板垂直隔離。在此，該裝置隔 離薄膜之深度係最好比該埋藏式絕緣薄膜還深。 0 該半導體裝置最好更包括：閘極，於藉由該裝置隔離 薄膜與該埋藏式絕緣薄膜所隔離之該半導體磊晶層上形 成：源極區，於該半導體磊晶層中形成；以及汲極區，於 該半導體磊晶層中形成並與該源極區間隔開。在此半導體 裝置中，該源極區與該汲極區最好係形成於該埋藏式絕緣 薄膜上，以及因此於該源極區與該汲極區之間的該半導體 磊晶層之部分可作用爲浮動通道基體。 【實施方式】 φ 此後，參照隨附圖式詳細說明本發明之較佳實施例。 首先，參照第1A與1B圖，於一半導體基板1〇上形成 緩衝層，其最好爲塊狀矽基板。該緩衝層最好包括一選擇 性蝕刻層12,其能相對於該半導體基板10而被選擇性地蝕 • 刻，以及一種晶層（seed layer)14，其可被使用作爲之後製程 中半導體磊晶層之種晶。若需要的話，該選擇性蝕刻層12 可爲唯一用作該緩衝層的層，然而，爲了防止由於該選擇 性蝕刻層與將在隨後製程中所形成之該半導體磊晶層之間 的晶格常數差異，而於該半導體磊晶層中發生缺陷，其可 201017814 較佳的將該種晶層14形成於該選擇性蝕刻層12上》此外， 當使用矽基板作爲該半導體基板10時，該選擇性蝕刻層12 最好由SiGe來形成，惟只要該選擇性蝕刻層12可相對於 該半導體基板10而被選擇性地蝕刻，則本發明不侷限於 此。此外，該選擇性蝕刻層12與種晶層14最好利用磊晶 成長法來形成，以及將被用在隨後圖案化製程中之遮罩層 16係形成於該種晶層14上。 接著，參照第2A與2B圖，該緩衝層係透過光蝕刻製 φ 程利用該遮罩層16來圖案化》因此，該緩衝層係形成爲包 含選擇性蝕刻層案12a與種晶層圖案14a之緩衝層圖案， 其中該緩衝層圖案係藉由以第一方向將該緩衝層圖案化來 形成》該等緩衝層圖案係以預定間隔200而互相間隔開。 接著，如第3A與3B圖中所示，矽磊晶層，亦即，該半導 體磊晶層18係於上述結構上形成。具體言之，該矽磊晶層 係於該等緩衝層圖案之間所露出之該半導體基板10之區 域上及該等緩衝層圖案（亦即，該等種晶層圖案14a)上形 g 成。在此，於該半導體基板10上形成並插入該等緩衝層圖 案之間的部分20在選擇性地鈾刻該緩衝層圖案之隨後製 程（亦即，移除該選擇性蝕刻層12a之製程）後支撐該矽磊晶 層18。 接著，參照第4A至4D圖，以與該等緩衝層圖案相交 之方向，亦即以與該第一方向相交之第二方向來形成第一 溝渠300。例如，該等第一溝渠300係透過微影製程與蝕刻 製程藉由部分移除該半導體磊晶層18、種晶層圖案14a以 及選擇性蝕刻層圖案12a而形成。在此情況下，爲了確保 製程邊限，較佳的是，該等第一溝渠3 00係在移除該半導 201017814 體基板10之部分處形成一深度，但該等第一溝渠3 00可被 形成以使得該等選擇性鈾刻層圖案12a之側面藉由該等第 一溝渠3 00而露出。藉由該等第一溝渠3 00而露出之該等 選擇性飩刻層圖案1 2a係透過隨後蝕刻製程而選擇性地移 除。同時，該第二方向最好垂直於該第一方向，因此，該 等第一溝渠3 00最好以一方向來形成，其中該等第一溝渠 3 00係與該等緩衝層圖案相交於預定角度，最好爲直角。 接著，參照第5A到5D圖，移除由該等第一溝渠300 φ 所露出之該等選擇性蝕刻層圖案12a。在此情況下，該等選 擇性蝕刻層圖案12a最好透過一選擇性蝕刻製程來移除。 特別地，在該選擇性蝕刻層包含SiGe的情況下，該等選擇 性蝕刻層圖案12a最好爲透過一濕式蝕刻製程來選擇性地 移除。例如，該等選擇性蝕刻層圖案12a可利用混合溶液（其 中含有111^〇3(70%)、11?(49%)、0：113(：00只（99.9%)及112〇之多 晶矽蝕刻劑係與去離子水混合）來選擇性地移除。當該等選 擇性蝕刻層圖案12a透過濕式蝕刻製程而移除時，於該半 g 導體磊晶層18與該半導體基板10之間形成間隔12b»在此 情況下，該半導體磊晶層18係被之前製程中形成於該半導 體基板10上並插入該等緩衝層圖案之間的該等部分20所 支撐。 接著，參照第6A至6D圖，埋藏式絕緣薄膜22係形成 於藉由移除該等選擇性蝕刻層圖案12a所形成之間隔12b 中。該埋藏式絕緣薄膜22最好透過熱氧化法、化學氣相沈 積法等來形成。在此情況下，該埋藏式絕緣薄膜22係在該 等第一溝渠3 0 0爲露出之狀態下形成，並因此絕緣層2 2a 可被形成於該等第一溝渠300之內壁上。該埋藏式絕緣薄 201017814 膜22最好爲包括藉由熱氧化該半導體基板10與半 晶層18之表面所形成之熱氧化薄膜之三層化結構， 透過化學氣相沈積而形成之內襯氮化物薄膜（liner film)，及透過化學氣相沈積而形成之氧化物薄膜。 接著，如第7A至7C圖中所示，以垂直於該等 渠3 00之方向，亦即，以該第一方向來形成第二溝穿 在此情況下，該等第二溝渠400係藉由移除該半導 層18而形成，較佳爲支撐該半導體磊晶層18之該 20，如第5B圖中所示。例如，該等第二溝渠400係 過微影製程及蝕刻製程來形成。在形成該等第二溝 時，最好使用與用在第2A及2B圖中所示該緩衝層 化製程中之遮罩相同的遮罩。特別地，該等第二溝 係形成一等於或大於該埋藏式絕緣薄膜22之深 度，並且爲了確保製程邊限，該等第二溝渠400可 除該半導體基板10之部分來形成。其後，藉由埋藏 膜於該等第一溝渠300與第二溝渠400中而形成裝 薄膜。 在透過上述製程所形成之半導體裝置中，該半 晶層18係藉由在該等第一溝渠300與第二溝渠400 成之該等裝置隔離薄膜來水平隔離，並藉由該埋藏 薄膜22與該半導體基板10垂直隔離。第8圖顯示 發明之製造半導體裝置之方法所形成之浮動基體胞 例。 參照第8A至8C圖，閘極30係藉由施加一氧化 膜於該半導體磊晶層18上而形成，其中該半導體磊 由分別在第一及第二溝渠300與400中所形成之該 導體磊 例如， nitride 第一溝 I 400 « 體幕晶 等部分 最好透 渠400 之圖案 渠 400 度的深 藉由移 絕緣薄 置隔離 導體磊 中所形 式絕緣 利用本 元的範 閘極薄 晶層係 等裝置 201017814 隔離薄膜300a與400a及該埋藏式絕緣薄膜22所隔離。此 外，源極與汲極區32與34係在該閘極30之二側下的半導 體磊晶層18中形成。在此，該源極與汲極區32與34係藉 由導入雜質於該半導體磊晶層18中而在該埋藏式絕緣薄 膜22上形成。此外，源極與汲極區32與34係互相間隔開， 及因此該源極區32與該汲極區34之間的半導體磊晶層18 之部分18a作用爲一浮動通道基體。特別地，部分空乏浮 動通道基體或全部空乏浮動通道基體可藉由調整該半導體 φ 磊晶層之厚度來實現。 透過上述製程所形成之浮動基體胞元可有利地透過熱 氧化製程來形成埋藏式絕緣薄膜，使得矽與該埋藏式絕緣 薄膜之間的介面缺陷比起利用傳統SOI晶圓所形成之矽與 埋藏式絕緣薄膜之間的介面缺陷還少，基於此結果，爲1T DRAM之技術難題之一的資料保留時間可被有效地改善。 此外，透過上述製程所形成之浮動基體胞元可有利地，在 形成該浮動基體胞元時，可利用塊狀矽晶圓來取代傳統昂 | 貴的SOI晶圓，使得該半導體裝置之生產成本可被降低， 並且該胞元陣列之資料保留問題相較於以N型井與P型井 所形成之傳統浮動基體胞元來說，也可獲得改善。 如上所述，依照本發明，當埋藏式絕緣薄膜在取代傳 . 統SOI晶圓之塊狀矽晶圓中形成時，可獲得相同於該等傳 • 統SOI晶圓之功效。特別地，埋藏式絕緣薄膜可透過熱氧 化製程來形成，使得矽與該埋藏式絕緣薄膜之間的介面缺 陷比起矽與利用傳統SOI晶圓所形成之埋藏式絕緣薄膜之 間的介面缺陷還少，基於此結果，爲IT DRAM之技術難題 之一的資料保留時間可被有效地改善。此外，當使用塊狀 -10- 201017814 矽晶圓來取代傳統昂貴的SOI晶圓，該半導體裝置之生產 成本可被降低，並且該胞元陣列之資料保留問題相較於以 N型井與P型井所形成之傳統浮動基體胞元來說，也可獲 得改善。 此外，依照本發明，埋藏式絕緣薄膜可透過熱氧化製 程或透過沈積製程來形成。此外，當使用傳統SOI晶圓時， 相鄰於記憶區域之周邊電路也必須被形成於該SOI晶圓 上，惟在本發明中，由於埋藏式絕緣薄膜可僅在該記憶區 域中被選擇性地形成，故在DRAM中所使用之外部電路可 被直接使用作爲該等周邊電路。 雖然爲了例示目的已揭示本發明之較佳實施例，惟各 * 種修改、附加及刪減均爲可行的，其仍不脫離如隨附申請 專利範圍中所揭示之本發明的範圍及精神。 【圖式簡單說明】 前述及本發明之其它目的、特徵及優點將結合隨附圖 式使下述詳細說明更顯然易懂，其中： ❹ 第1至7圖爲顯示依照本發明製造半導體裝置之製程 的視圖，其中第1A、2A、3A、4A、5A、6A及7A圖爲顯示 半導體基板之平面視圖；第IB、2B、3B、4B、5B、6B及 7B圖爲分別顯示沿著第ΙΑ、2A、3A、4A、5A、6A及7A : 圖中之I-Ι線之半導體基板之剖面視圖；第4C、5C、6C及 7C圖爲分別顯示沿著第4A、5A、6A及7A圖中之II-II線 之半導體基板之剖面視圖；以及第4D、5D及6D圖爲分別 顯示沿著第4A、5A及6A圖中之ΙΙ’-ΙΓ線之半導體基板之 剖面視圖。 -11- 201017814 第8A〜8C圖爲顯示使用依照本發明製造半導體裝置之 方法所形成之浮動基體胞元之範例視圖，其中第8A圖爲顯 示半導體基板之平面視圖：第8B圖爲顯示沿著第8A圖中 I-Ι線之半導體基板之剖面視圖；以及第8C圖爲顯示沿著 第8A圖中II-II線之半導體基板之剖面視圖。 【主要元件符號說明】
10 半 導 體 基 板 12 選 擇 性 蝕 刻 層 12a 選 擇 性 蝕 刻 層 ΓΒ1 圖 案 12b 間 隔 14 種 晶 層 14a 種 晶 層 圖 案 16 遮 罩 層 18 半 導 體 晶 晶 層 18a 半 導 體 磊 晶 層 之 部分 20 部 分 22 埋 藏 式 絕 緣 薄 膜 22a 絕 緣 層 30 閘 極 32 源 極 區 34 汲 極 區 200 預 定 間 隔 300 第 —' 溝 渠 300a ' 400a 裝 置 隔 離 薄 膜 400 第 二 溝 渠 -12-

Claims (1)

  1. 201017814 七、申請專利範圍： 1. 一種製造半導體裝置之方法，包含： (a) 形成緩衝層於一半導體基板上； (b) 以第一方向將該緩衝層圖案化，以形成具有側面並以 預定間隔互相間隔開之緩衝層圖案； (c) 形成半導體磊晶層於該等緩衝層圖案上及該等緩衝層 圖案之間； (d) 以與該第一方向相交之第二方向形成第一溝渠於該 φ 半導體磊晶層中，用以露出該等緩衝層圖案之側面； (e) 選擇性地移除被該第一溝渠所露出之該等緩衝層圖 案，以形成多個間隔； (f) 於藉由移除該等緩衝層圖案所形成之該等間隔中形成 埋藏式絕緣薄膜，部分半導體磊晶層係配置在該等埋藏 式絕緣薄膜之間； (g) 移除在該等埋藏式絕緣薄膜之間所配置之該半導體 磊晶層之部分，以在該第一方向形成第二溝渠；以及 ® (h)形成裝置隔離薄膜於該等第一溝渠與第二溝渠中。 2. 如申請專利範圍第1項之方法，其中該緩衝層包含相對 於該半導體基板與該半導體磊晶層而可被選擇性地蝕刻 之材料。 3. 如申請專利範圍第1項之方法，其中該半導體基板爲矽 基板，該半導體磊晶層爲矽磊晶層，以及該緩衝層爲SiGe 層。 4. 如申請專利範圍第1項之方法，其中該緩衝層包含可在 步驟（e)中透過選擇性蝕刻而被移除之選擇性蝕刻層，以 -13- 201017814 及在步驟（C)中作爲該半導體磊晶層之晶種（seed)的種晶 層。 5. 如申請專利範圍第1項之方法，其中在步驟（d)中，該第 一溝渠之深度係大於該緩衝層圖案之深度。 6. 如申請專利範圍第1項之方法，其中包含：在步驟（e)中， 透過一選擇性濕式蝕刻製程來移除該等緩衝層圖案。 7. 如申請專利範圍第1項之方法，其中包含：在步驟（g)中， 藉由移除於步驟（c)中在該等緩衝層圖案之間所形成之 參 該半導體磊晶層，以形成該第二溝渠。 8. 如申請專利範圍第1項之方法，其中包含藉由在該等第 一及第二溝渠中所形成之該等裝置隔離薄膜來水平隔離 該半導體磊晶層，以及藉由該埋藏式絕緣薄膜而垂直隔 離該半導體磊晶層與該半導體基板。 9. 如申請專利範圍第1項之方法，其中在步驟（d)中，該第 二方向係垂直於該第一方向。 10. —種半導體裝置，其藉由包含下列步驟之方法所製造： ® (a)形成緩衝層於一半導體基板上； (b) 以第一方向將該緩衝層圖案化，以形成具有側面並以 預定間隔互相間隔開之緩衝層圖案； (c) 形成半導體磊晶層於該等緩衝層圖案上及該等緩衝 層圖案之間； (d) 以與該第一方向相交之第二方向形成第一溝渠於該 半導體磊晶層中，用以露出該等緩衝層圖案之側面； (e) 選擇性地移除被該第一溝渠所露出之該等緩衝層圖 案，以形成多個間隔； -14- .201017814 (f) 於藉由移除該等緩衝層圖案所形成之該等間隔中形成 埋藏式絕緣薄膜，部分半導體磊晶層係配置在該等埋藏 式絕緣薄膜之間； (g) 移除在該等埋藏式絕緣薄膜之間所配置之該半導體 磊晶層之部分，以在該第一方向形成第二溝渠；以及 (h) 形成裝置隔離薄膜於該等第一及第二溝渠中， 其中於半導體基板上所形成之該半導體磊晶層係藉由裝 置隔離薄膜而被水平隔離，以及藉由該埋藏式絕緣薄膜 β 而與該半導體基板垂直隔離。 11. 如申請專利範圍第10項之半導體裝置，其中該裝置隔離 薄膜之深度係大於該埋藏式絕緣薄膜之深度。 12. 如申請專利範圍第10項之半導體裝置，其中更包含： 閘極，於藉由該裝置隔離薄膜與該埋藏式絕緣薄膜所隔 離之該半導體磊晶層上形成； 源極區，於該半導體磊晶層中形成；以及 汲極區，於該半導體磊晶層中形成並與該源極區間隔開。 〇 胃 13.如申請專利範圍第12項之半導體裝置，其中該源極區與 該汲極區係形成於該埋藏式絕緣薄膜上，以及於該源極 區與該汲極區之間的該半導體磊晶層之部分因此作用爲 浮動通道基體（floating channel body)。 14. 如申請專利範圍第10項之半導體裝置，其中該緩衝層包 含相對於該半導體基板與該半導體磊晶層而可被選擇性 地蝕刻之材料》 15. 如申請專利範圍第10項之半導體裝置，其中該半導體基 板爲矽基板，該半導體磊晶層爲矽磊晶層，以及該緩衝 -15- ,201017814 層爲SiGe層。 16. 如申請專利範圍第1〇項之半導體裝置’其中該緩衝層包 含可在步驟（e)中透過選擇性蝕刻而被移除之選擇性蝕 刻層，以及在步驟（c)中作爲該半導體磊晶層之晶種的種 晶層。 17. 如申請專利範圍第1〇項之半導體裝置，其中在步驟（d) 中，該第一溝渠之深度係大於該緩衝層圖案之深度。 18. 如申請專利範圍第1〇項之半導體裝置’其中包含：在步 Ο 驟（e)中，透過一選擇性濕式蝕刻製程來移除該等緩衝層 圖案。 19. 如申請專利範圍第10項之半導體裝置，其中包含：在步 驟（g)中，藉由移除於步驟（c)中在該等緩衝層圖案之間所 形成之該半導體磊晶層，以形成該第二溝渠。 20. 如申請專利範圍第10項之半導體裝置，其中在步驟（d) 中，該第二方向係垂直於該第一方向。
    -16-
TW098109357A 2008-10-20 2009-03-23 Semiconductor device and method of manufacturing the same TW201017814A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080102547A KR100996800B1 (ko) 2008-10-20 2008-10-20 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
TW201017814A true TW201017814A (en) 2010-05-01

Family

ID=42107969

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098109357A TW201017814A (en) 2008-10-20 2009-03-23 Semiconductor device and method of manufacturing the same

Country Status (5)

Country Link
US (1) US7927962B2 (zh)
JP (1) JP2010098277A (zh)
KR (1) KR100996800B1 (zh)
CN (1) CN101728309A (zh)
TW (1) TW201017814A (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8264875B2 (en) * 2010-10-04 2012-09-11 Zeno Semiconducor, Inc. Semiconductor memory device having an electrically floating body transistor
US8174886B2 (en) 2007-11-29 2012-05-08 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
FR2944641B1 (fr) * 2009-04-15 2011-04-29 Centre Nat Rech Scient Point memoire ram a un transistor.
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
CN102479740B (zh) * 2010-11-25 2014-03-12 中芯国际集成电路制造(北京)有限公司 相变存储器深沟槽隔离结构及制作方法
CN103378224B (zh) * 2012-04-25 2016-06-29 清华大学 外延结构的制备方法
CN103378237B (zh) * 2012-04-25 2016-04-13 清华大学 外延结构
KR20140029024A (ko) 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 매립 게이트형 무접합 반도체 소자와 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자의 제조 방법
US9208880B2 (en) 2013-01-14 2015-12-08 Zeno Semiconductor, Inc. Content addressable memory device having electrically floating body transistor
US10262898B2 (en) 2016-04-07 2019-04-16 Stmicroelectronics Sa Method for forming an electrical contact between a semiconductor film and a bulk handle wafer, and resulting structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69940422D1 (de) * 1999-04-30 2009-04-02 St Microelectronics Srl Herstellungsverfahren für integrierte SOI Schaltkreisstrukturen
KR100583725B1 (ko) * 2003-11-07 2006-05-25 삼성전자주식회사 부분적으로 절연된 전계효과 트랜지스터를 구비하는반도체 장치 및 그 제조 방법
KR100593733B1 (ko) * 2003-12-18 2006-06-28 삼성전자주식회사 비대칭 매몰절연막을 채택하는 디램셀 및 그것을 제조하는방법
JP2006156731A (ja) * 2004-11-30 2006-06-15 Seiko Epson Corp 半導体基板の製造方法および半導体装置の製造方法
US7452784B2 (en) * 2006-05-25 2008-11-18 International Business Machines Corporation Formation of improved SOI substrates using bulk semiconductor wafers
JP2008251812A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2010098277A (ja) 2010-04-30
US7927962B2 (en) 2011-04-19
US20100096701A1 (en) 2010-04-22
KR100996800B1 (ko) 2010-11-25
CN101728309A (zh) 2010-06-09
KR20100043493A (ko) 2010-04-29

Similar Documents

Publication Publication Date Title
TW201017814A (en) Semiconductor device and method of manufacturing the same
US7935998B2 (en) Self-aligned body contact for a semiconductor-on-insulator trench device and method of fabricating same
KR101273007B1 (ko) 전기적 절연을 제공하는 방법 및 전기적 절연을 포함하는 반도체 구조물
US7723184B2 (en) Semiconductor device and manufacture method therefor
US7858508B2 (en) Semiconductor device and method of manufacturing the same
KR0163759B1 (ko) 반도체장치 및 반도체기억장치
JP2006295180A (ja) 垂直方向のゲート電極を有する電界効果トランジスタ及びその製造方法
KR100673673B1 (ko) Ｄｒａｍ 셀 장치 및 그 제조 방법
JP2012094762A (ja) 半導体装置および半導体装置の製造方法
JP5543383B2 (ja) 埋め込み絶縁層を貫いて半導体層間に接触を有するデバイス、およびこのデバイスの製造プロセス
JP2008053274A (ja) 半導体装置及びその製造方法
JPH11168186A (ja) 半導体記憶装置およびその製造方法
JPS61179571A (ja) メモリセルおよびそのアレイ
JPH0351113B2 (zh)
JP2008288567A (ja) 半導体記憶装置およびその製造方法
TW200820383A (en) Flash memory device and method of manufacturing the same
JP5307971B2 (ja) 半導体素子の製造方法
US20110180873A1 (en) Semiconductor device and method of manufacturing the same
JPS6340362A (ja) 半導体記憶装置
US20230120017A1 (en) Semiconductor structure and method for fabricating same
JP2007281199A (ja) 半導体装置
TW200939406A (en) Semiconductor device having a floating body transistor and method for manufacturing the same
JPH01158768A (ja) 半導体記憶装置とその製造方法
JPH08204146A (ja) 半導体装置
KR100833594B1 (ko) 모스펫 소자 및 그 제조방법