KR20140029024A - 매립 게이트형 무접합 반도체 소자와 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자의 제조 방법 - Google Patents

매립 게이트형 무접합 반도체 소자와 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명의 매립 게이트를 갖는 무접합 반도체 소자는 소스(source), 드레인(drain) 및 바디(body)에 동일한 불순물을 도핑하여 소스와 바디 간 또는 바디와 드레인 간의 PN 접합을 없앰으로써 GIDL에 의한 누설 전류가 감소시켜 반도체 소자의 동작 특성을 개선시키고 전류가 흐르는 면적을 증가시킴으로써 동작 전류를 증가시킨다.

Description

매립 게이트형 무접합 반도체 소자와 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자의 제조 방법{Junctionless semiconductor device having buried gate, module and system having the device and manufacturing method of the device}
본 발명은 매립 게이트를 갖는 반도체 소자에 관한 것으로, 보다 상세하게는 매립 게이트를 갖는 반도체 소자에서 소스(source), 드레인(drain) 및 바디(body)에 같은 타입의 불순물을 도핑하여 소스와 바디 간 또는 바디와 드레인 간의 PN 접합을 없앤 매립 게이트형 무접합 반도체 소자에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 소자라 한다. 이러한 반도체 소자의 대표적인 예로는 반도체 기억 장치가 있다.
반도체 소자는 다수의 트랜지스터들을 포함한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역을 포함하며, 게이트로 입력되는 신호(전압의 크기)에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
일반적으로, 트랜지스터를 제조 방법은 반도체 기판에 게이트를 형성하고 게이트의 양 옆의 반도체 기판에 불순물을 도핑하여 소스와 드레인을 형성한다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하게 되므로, 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터들로 인하여 전체 면적을 줄이는데 어려움이 발생한다.
이러한 문제를 해결하기 위해 방법으로, 실리콘 기판을 식각하여 게이트의 일부 또는 전부를 매립하는 구조인 리세스 게이트/핀 게이트/매립 게이트 등의 3차원 구조의 트랜지스터가 도입되었다.
그러나, 반도체 소자가 3차원 구조로 바뀌어도 디램(DRAM) 셀에서는 게이트 산화막 아래의 채널 영역에 P 타입의 이온이 주입되고 소스 및 드레인 영역에 고농도의 N 타입의 이온이 주입되는 NMOS 트랜지스터가 여전히 사용되고 있다. 따라서, 이와 같은 NMOS 트랜지스터를 제작하기 위해서는 여러 단계의 이온 주입 과정을 거쳐야 한다.
또한, 매립 게이트에서와 같이 게이트가 매립되는 형태로 제작되면 게이트와 소스/드레인 영역이 오버랩되는 영역이 생기게 된다. 그런데, 게이트와 소스/드레인 영역이 오버랩되면 그 오버랩되는 영역의 크기에 따라 GIDL(Gate Induced Drain Leakage) 특성이 달라지게 되며, 이로 인해 캐피시터에 저장된 데이터를 유지하는 리텐션(retention) 특성도 달라지게 된다. 즉, 매립 게이트 구조에서는 매립게이트 물질을 에치백하는 과정에서 매립 게이트들의 높이가 서로 달라질 수 있는데, 그러한 경우 각 셀 트랜지스터마다 그 오버랩되는 영역이 일정하지 않고 서로 달라져 각 셀의 리텐션 특성에 큰 차이가 발생할 수 있다. 이는 기가(giga) 비트 단위의 셀로 구성되는 디램에서 큰 문제가 될 수 있다.
본 발명은 매립 게이트 구조를 갖는 반도체 소자에서 소스, 드레인 및 바디(기판)에 같은 불순물을 주입하여 접합 영역과 바디 간의 PN 접합을 없애고 새로운 방법으로 소스와 드레인 사이에 선택적으로 전류가 흐르도록 하는 반도체 소자를 제공하고자 한다.
본 발명의 일 실시 예에 따른 무접합 반도체 소자는 소자분리막에 의해 정의되는 액티브 영역, 상기 액티브 영역의 하부에 위치하는 절연층, 상기 절연층의 상부에 위치하며, 상기 소자분리막 및 상기 액티브 영역에 매립되는 게이트를 포함하며, 상기 액티브 영역은 동일한 불순물로 도핑된다.
바람직하게는, 상기 액티브 영역은 상기 불순물이 전체적으로 균일한 농도로 주입된다.
바람직하게는, 상기 액티브 영역이 형성된 기판이 실리콘층이면 상기 불순물은 N형 불순물이 되며, 상기 액티브 영역이 형성된 기판은 실리콘 게르마늄(SiGe) 기판, 게르마늄 (Ge) 기판 또는 3-5족 화합물 반도체 기판이면 상기 불순물은 P형 불순물이 된다.
바람직하게는, 상기 액티브 영역은 상기 절연층에 의해 플로팅된다.
바람직하게는, 상기 절연층은 산화막이 매립된 매몰 절연막이거나 기판의 하부에 인가된 백바이어스 전압에 의한 공핍층(depletion layer)일 수 있다.
바람직하게는, 상기 게이트가 형성되는 영역은 상기 액티브 영역의 바닥면이 상기 소자분리막의 바닥면보다 돌출된 핀(Fin) 구조를 갖는다.
본 발명의 다른 실시 예에 따른 무접합 반도체 소자는 하부 실리콘층, 상기 하부 실리콘층 상부에 위치하는 절연층, 상기 절연층 상부에 위치하며 소자분리막에 의해 정의되는 액티브 영역, 상기 절연층의 상부에 위치하며, 상기 소자분리막 및 상기 액티브 영역에 매립되는 게이트를 포함하며, 상기 액티브 영역은 동일한 불순물로 도핑된다.
본 발명의 일 실시 예에 따른 무접합 반도체 소자 제조 방법은 하부 실리콘층, 매몰 절연막 및 상부 실리콘층이 적층된 구조의 기판에서 상기 상부 실리콘층 및 상기 매몰 절연막을 식각하여 액티브 영역을 정의하는 소자분리용 트렌치를 형성하는 단계, 절연막으로 상기 소자분리용 트렌치를 매립하여 소자분리막을 형성하는 단계, 상기 액티브 영역에 전체적으로 동일한 불순물을 주입하는 단계 및 상기 액티브 영역 및 소자분리막에 매립되는 게이트를 형성하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 무접합 반도체 소자 제조 방법은 반도체 기판 내에 절연층을 형성하는 단계, 상기 절연층 및 상기 절연층 상부의 상기 반도체 기판을 식각하여 액티브 영역을 정의하는 소자분리용 트렌치를 형성하는 단계, 절연막으로 상기 소자분리용 트렌치를 매립하여 소자분리막을 형성하는 단계, 상기 액티브 영역에 전체적으로 동일한 불순물을 주입하는 단계 및 상기 액티브 영역 및 소자분리막에 매립되는 게이트를 형성하는 단계를 포함한다.
바람직하게는, 상기 불순물을 주입하는 단계는 상기 액티브 영역에 형성되는 트랜지스터의 소스, 드레인 및 바디에 동일한 불순물을 주입한다.
바람직하게는, 상기 불순물을 주입하는 단계는 상기 액티브 영역이 전체적으로 균일한 농도를 갖도록 상기 불순물을 주입한다.
바람직하게는, 상기 불순물을 주입하는 단계는 상기 소자분리막이 형성되기 이전 또는 상기 소자분리막이 형성된 후에 상기 액티브 영역에 불순물이 주입될 수 있다.
바람직하게는, 상기 불순물을 주입하는 단계는 상기 액티브 영역 및 소자분리막을 식각하여 상기 게이트가 매립될 게이트 리세스를 형성하는 단계, 및 상기 게이트 리세스를 통해 상기 액티브 영역에 불순물이 주입하는 단계를 포함할 수 있다. 이때, 상기 게이트 리세스는 상기 액티브 영역의 바닥면이 상기 소자분리막의 바닥면보다 돌출된 핀(Fin) 구조로 형성될 수 있다.
바람직하게는, 상기 불순물을 주입하는 단계는 다단계 이온 주입(Multi ion implanting) 공정, 틸트 이온 주입(Tilt ion implanting) 공정 및 오리엔트 이온 주입(Orient ion implanting) 공정 중 적어도 어느 한 공정을 이용해 상기 불순물을 주입한다.
본 발명의 일 실시 예에 따른 반도체 모듈은 기판에 탑재된 복수개의 반도체 소자들을 가지며, 상기 반도체 소자는 비트라인 및 매립 게이트에 연결된 복수개의 셀들을 포함하는 셀 어레이, 상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프, 상기 매립 게이트에 연결되어 상기 셀을 턴 온/턴 오프 시키기 위한 신호를 발생시키는 로우 디코더 및 상기 로우 디코더에 의해 선택된 셀과 연결된 상기 센스앰프를 동작시키기 위한 구동신호를 발생시키는 컬럼 디코더를 포함하고, 상기 셀의 소스, 드레인 및 바디에는 동일한 불순물이 주입된다.
본 발명의 일 실시 예에 따른 반도체 시스템은 기판에 탑재된 복수개의 반도체 소자들을 갖는 반도체 모듈 및 상기 반도체 모듈의 동작을 제어하는 제어기를 포함하며, 상기 반도체 소자는 비트라인 및 매립 게이트에 연결된 복수개의 셀들을 포함하는 셀 어레이, 상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프, 상기 매립 게이트에 연결되어 상기 셀을 턴 온/턴 오프 시키기 위한 신호를 발생시키는 로우 디코더 및 상기 로우 디코더에 의해 선택된 셀과 연결된 상기 센스앰프를 동작시키기 위한 구동신호를 발생시키는 컬럼 디코더를 포함하고, 상기 셀의 소스, 드레인 및 바디에는 동일한 불순물이 주입된다.
본 발명의 일 실시 예에 따른 컴퓨터 시스템은 적어도 하나의 반도체 모듈을 갖는 반도체 시스템 및 상기 반도체 시스템에 저장된 데이터를 처리하는 프로세서를 포함하며, 상기 반도체 모듈은 기판에 탑재된 반도체 소자들을 포함하고, 상기 반도체 소자는 비트라인 및 매립 게이트에 연결된 복수개의 셀들을 포함하는 셀 어레이, 상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프, 상기 매립 게이트에 연결되어 상기 셀을 턴 온/턴 오프 시키기 위한 신호를 발생시키는 로우 디코더 및 상기 로우 디코더에 의해 선택된 셀과 연결된 상기 센스앰프를 동작시키기 위한 구동신호를 발생시키는 컬럼 디코더를 포함하며, 상기 셀의 소스, 드레인 및 바디에는 동일한 불순물이 주입된다.
본 발명의 일 실시 예에 따른 데이터 프로세싱 시스템은 기판에 탑재된 적어도 하나의 반도체 소자를 포함하며, 상기 반도체 소자는 비트라인 및 매립 게이트에 연결된 복수개의 셀들을 포함하는 셀 어레이, 상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프, 상기 매립 게이트에 연결되어 상기 셀을 턴 온/턴 오프 시키기 위한 신호를 발생시키는 로우 디코더 및 상기 로우 디코더에 의해 선택된 셀과 연결된 상기 센스앰프를 동작시키기 위한 구동신호를 발생시키는 컬럼 디코더를 포함하고, 상기 셀의 소스, 드레인 및 바디에는 동일한 불순물이 주입된다.
본 발명의 일 실시 예에 따른 전자 시스템은 적어도 하나의 데이터 프로세싱 시스템을 포함하며, 상기 데이터 프로세싱 시스템은 기판에 탑재된 적어도 하나의 반도체 소자를 포함하고, 상기 반도체 소자는 비트라인 및 매립 게이트에 연결된 복수개의 셀들을 포함하는 셀 어레이, 상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프, 상기 매립 게이트에 연결되어 상기 셀을 턴 온/턴 오프 시키기 위한 신호를 발생시키는 로우 디코더 및 상기 로우 디코더에 의해 선택된 셀과 연결된 상기 센스앰프를 동작시키기 위한 구동신호를 발생시키는 컬럼 디코더를 포함하며, 상기 셀의 소스, 드레인 및 바디에는 동일한 불순물이 주입된다.
본 발명은 매립 게이트 구조에서 소스, 드레인 및 바디에 같은 타입의 불순물을 주입하여 접합(junction)을 형성하지 않음으로써 GIDL에 의한 누설 전류가 감소시켜 반도체 소자의 동작 특성을 개선시킬 수 있다.
또한 본 발명은 종래의 MOSFET 보다 전류가 흐르는 면적을 증가시킴으로써 동작 전류를 증가시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자가 적용된 6F2 구조를 나타내는 평면도.
도 2는 도 1에서 A-A'에 따라 절단된 단면의 모습을 보여주는 단면도.
도 3 내지 도 7은 도 2의 구조를 갖는 반도체 소자의 제조 과정을 설명하기 위한 공정 단면도들.
도 8은 본 발명의 다른 실시 예에 따른 반도체 소자의 구조를 보여주는 단면도.
도 9는 본 발명의 실시 예에 따른 반도체 소자의 구조를 주변회로 영역까지 확장한 모습을 보여주는 구성도.
도 10은 본 발명의 일 실시 예에 따른 반도체 모듈의 구성을 나타내는 도면.
도 11은 본 발명의 일 실시 예에 따른 반도체 시스템의 구성을 나타내는 도면.
도 12는 본 발명의 일 실시 예에 따른 컴퓨터 시스템의 구조를 나타내는 도면.
도 13은 본 발명의 일 실시 예에 따른 데이터 프로세싱 시스템의 구성을 나타내는 도면.
도 14는 본 발명의 일 실시 예에 따른 전자 시스템의 구성을 나타내는 도면.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예들을 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자가 적용된 6F2 구조를 나타내는 평면도이며, 도 2는 도 1에서 A-A'에 따라 절단된 단면의 모습을 보여주는 공정 단면도이다.
도 1 및 도 2를 참조하면, 하부 실리콘층(12) 상부에 소자분리막(18)에 의해 섬타입으로 정의되는 매몰 절연막(14)과 액티브 영역(16)이 적층된 구조로 형성된다. 즉, 액티브 영역(16)은 매몰 절연막(14)에 의해 하부 실리콘층(12)과 전기적으로 분리된 플로팅 상태가 된다. 이때, 매몰 절연막(14) 및 액티브 영역(16)은 SOI(Silicon On Insulator) 기판의 매몰 절연막과 상부 실리콘층이 식각되어 형성될 수 있다. 또는, 벌크(bulk) 실리콘 기판 내부에 절연막을 매립시켜 매몰 절연막(14)을 형성할 수도 있다. 이렇게 벌크 실리콘 기판 내부에 절연막을 매립시키는 방법은 예컨대 US 7,927,962에 개시된 내용을 이용할 수 있다. 매몰 절연막(14)은 산화막을 포함한다.
도 2에서는, 매몰 절연막(14)도 상부 실리콘층(16)과 함께 식각되어 섬 타입으로 패터닝된 경우를 보여주고 있으나, 매몰 절연막(14)은 액티브 영역(16)을 하부 실리콘층(12)과 전기적으로 분리시키기 위한 것이므로 매몰 절연막(14)은 식각되지 않고 상부 실리콘층만 섬 타입으로 식각되어 액티브 영역(16)을 형성할 수도 있다.
게이트(20)는 액티브 영역(16) 및 소자분리막(18)에 일정 깊이로 매립되며, 액티브 영역(12)은 매립 게이트(20)와 비스듬히 교차되도록 사선방향으로 배치된다.
매립 게이트(20)가 형성되는 영역은 액티브 영역(16)의 바닥면이 소자분리막(18)의 바닥면보다 돌출된 핀(Fin) 구조를 갖는다.
특히, 본 발명에서 액티브 영역(16)은 전체적으로 동일한 타입의 불순물(N형 불순물)이 실질적으로 동일한 농도로 주입된 단일 불순물 영역으로 형성된다. 이때, 액티브 영역(16)은 균일한 도핑 프로파일(doping profile)을 가질 수 있다. 즉, 종래의 매립 게이트 구조를 갖는 셀 트랜지스터는 채널이 형성되는 바디(body)에는 P형 불순물이 주입되고 캐패시터 및 비트라인과 각각 연결되는 접합 영역(소스 영역 및 드레인 영역)에는 N형 불순물이 주입된 PN 접합 구조를 갖는데, 본 발명에서는 바디와 접합 영역 모두에 동일한 타입의 불순물이 주입됨으로써 접합 영역이 별도로 형성되지 않는다.
통상적으로, DRAM 소자의 셀 영역에는 실리콘 기판에 N형(NMOS) 트랜지스터가 형성된다. 따라서, 액티브 영역(16)에 주입되는 불순물은 N형 불순물이 될 수 있다. N형 불순물은 5족 불순물로서, 비소(As), 인(P), 비스무스(Bi), 안티몬(Sb) 등을 사용할 수 있으며, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
그러나, 액티브 영역(16)이 형성되는 기판이 실리콘 게르마늄(SiGe) 기판, 게르마늄 (Ge) 기판 또는 3-5족 화합물 반도체 기판일 경우, 액티브 영역에 주입되는 불순물은 P형 불순물이 될 수 있다. P형 불순물은 3족 불순물로서, 알루미늄(Al), 붕소(B), 인듐(In), 갈륨(Ga) 등을 사용할 수 있으며, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
매립 게이트(20)와 액티브 영역(16) 사이에는 게이트 절연막(20)이 형성되며, 매립 게이트(20)의 상부에는 캡핑 절연막(22)이 형성된다. 이때, 게이트 절연막(20)은 실리콘 산화막(SiO2) 또는 실리콘 산화막(SiO2) 보다 높은 유전율을 갖는 고유전체(high-k)막으로 형성될 수 있다. 캡핑 절연막(22)은 질화막으로 형성될 수 있다.
본 발명의 무접합 반도체 소자는 액티브 영역(16)이 전체적으로 동일한 불순물로 도핑되었기 때문에, 리드(read)/라이트(write) 동작을 수행하지 않는 경우에는 매립 게이트(20)와 매몰 절연막(14) 사이의 영역을 공핍(depletion) 상태로 만들어주어야 한다. 즉, 종래의 반도체 소자는 바디가 턴 오프 상태(공핍 상태)인 것을 기본으로 하고 바디의 일부 영역에 선택적으로 채널 영역을 형성함으로써 트랜지스터를 턴 온 시키는 방법이 사용되는 반면에, 본 발명의 무접합 반도체 소자는 바디가 턴 온 상태인 것을 기본으로 하고 바디의 일부 영역에 선택적으로 공핍 영역을 형성함으로써 트랜지스터를 턴 오프 시키는 방법이 사용된다.
도 3 내지 도 7은 도 2의 구조를 갖는 반도체 소자의 제조 과정을 설명하기 위한 공정 단면도들이다.
먼저 도 3을 참조하면, 하부 실리콘층(112), 매몰 절연막(미도시) 및 상부 실리콘층(미도시)이 적층된 SOI 기판의 상부에 패드 산화막(미도시) 및 패드 절연막(미도시)을 형성한다. 이어서, 패드 절연막 상부에 감광막(미도시)을 형성한 후 STI(Shallow Trench Isolation)를 이용한 사진 식각 공정을 통해 패드 질화막의 상부에 액티브 영역을 정의하는 감광막 패턴(미도시)을 형성한다.
다음에, 감광막 패턴을 식각 마스크로 패드 질화막 및 패드 산화막을 순차적으로 식각하여 마스크 패턴(미도시)을 형성한 후 마스크 패턴을 식각 마스크로 상부 실리콘층과 매몰 절연막을 식각하여 섬타입의 매몰 절연막(114)과 액티브 영역(116)을 정의하는 소자분리용 트렌치(T)를 형성한다. 이때, 식각 공정은 건식식각공정을 사용할 수 있다.
다음에, 소자분리용 트렌치(T)를 포함한 기판의 표면에 측벽 절연막(미도시)을 형성한다. 이러한 측벽 절연막은 산화막(wall oxide)을 포함하며, 산화 공정을 통해 형성될 수 있다.
이때, 소자분리용 트렌치의 공간을 동일하게 유지하면서 액티브 영역(116)의 폭을 가능한 넓히기 위해 측벽 절연막의 두께를 가능한 얇게 형성한다. 즉, 소자분리용 트렌치(T)의 공간이 너무 좁으면, 후속 공정에서 소자분리막(118)을 형성하기 위해 절연막을 소자분리용 트렌치에 매립시 갭필(gap fill) 공간이 부족하여 보이드(void)가 발생할 수 있다. 그러한 경우, 게이트들 간에 브릿지가 유발되는 부작용이 발생할 수 있다. 따라서, 측벽 절연막의 두께를 가능한 얇게 형성함으로써 소자분리용 트렌치(T)의 공간은 종래와 같이 유지하면서 액티브 영역(116)의 폭을 넓힐 수 있게 된다.
다음에, P 웰 형성에 의해 P형 불순물이 주입되어 있는 액티브 영역(116)에 N형 불순물을 주입하여 액티브 영역(116) 전체를 N형 불순물 영역으로 변환시킨다. 이때, N형 불순물은 액티브 영역(116) 전체가 균일한 도핑 프로파일(doping profile)을 갖도록 주입된다. 즉, 액티브 영역(116)이 전체적으로 균일한 농도로 도핑되도록 한다.
N형 불순물은 비소(As), 인(P), 비스무스(Bi), 안티몬(Sb) 등이 사용될 수 있으며, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
이러한 불순물 주입 공정은 다단계 이온 주입(Multi ion implanting) 공정, 틸트 이온 주입(Tilt ion implanting) 공정 또는 기판을 전후좌우 방향으로 회전시킬 수 있는 오리엔트 이온 주입(Orient ion implanting) 공정을 단독 또는 병행하여 수행할 수 있다.
또한, 불순물 주입 공정은 액티브 영역(116)이 하부부터 상부까지 동일한 극성의 불순물이 실질적으로 동일한 농도로 균일하게 주입될 수 있도록 이온화 에너지를 변화시켜가면서 최적화할 수 있다.
또한, 액티브 영역(116)에 주입된 불순물이 액티브 영역(116) 내에서 균일하게 퍼질 수 있도록 900℃ ~ 1100℃ 온도의 어닐링 예컨대 급속 어닐링(RTA) 공정을 추가로 실시할 수 있다.
다음에 도 4를 참조하면, 소자분리용 트렌치(T)가 매립되도록 절연막을 형성한 후 액티브 영역(116)이 노출되도록 절연막을 평탄화하여 액티브 영역(116)을 정의하는 소자분리막(118)을 형성한다.
이때, 소자분리막(118)은 BPSG(Borophosphosilicate Glass)막, PSG(phosphosilicate Glass)막, SOG(Spin On Glass)막, PSZ(Polysilazane)막, O3-TEOS(Tetrahydroxysilane)막, HDP(High Density Plasma) 산화막, ALD(Atomic Layer Deposition) 산화막들 중 적어도 어느 하나의 막을 포함할 수 있다.
다음에 도 5를 참조하면, 액티브 영역(116) 및 소자분리막(118) 상부에 하드마스크층(미도시)을 형성한 후 하드마스크층 상부에 게이트 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴을 식각 마스크로 하드마스크층을 식각하여 하드마스크 패턴(120)을 형성한다.
다음에, 하드마스크 패턴(120)을 식각 마스크로 액티브 영역(116) 및 소자분리막(118)을 일정 깊이로 식각하여 게이트 영역을 정의하는 게이트 리세스(122)를 형성한다.
이때, 액티브 영역(116)과 소자분리막(118)의 식각선택비를 이용하여 액티브 영역(116) 보다 소자분리막(118)을 더 깊게 식각함으로써 게이트 리세스(122)에서 액티브 영역(116)의 바닥면이 소자분리막(118)의 바닥면 보다 돌출되는 핀(Fin) 구조를 형성한다.
다음에 도 6을 참조하면, 게이트 리세스(122) 내부면에 게이트 절연막(124)을 형성한다.
게이트 절연막(124)은 라디칼 산화(Radical Oxidation) 공정을 사용하여 산화막을 형성한 후 이를 선택적 식각하여 실리콘 산화막(SiO2)으로 형성하거나, 실리콘 산화막 보다 고유전율을 갖는 고유전물을 CVD 방법을 사용하여 고유전물질막을 증착한 후 이를 선택적으로 식각하여 고유전체(high-k)막으로 형성할 수 있다.
다음에, 게이트 리세스(122)가 매립되도록 게이트 절연막(124) 상부에 게이트용 도전막(126)을 형성한다. 이어서, 하드마스크 패턴(120)이 노출되도록 게이트용 도전막(126)을 식각하여 평탄화한다. 이때, 게이트용 도전막(126)은 텅스텐 등의 메탈을 포함한다.
다음에 도 7을 참조하면, 게이트용 도전막(126)이 게이트 리세스(122)의 하부에만 일정 높이로 남도록 게이트용 도전막(126)을 에치백하여 매립 게이트(128)를 형성한다. 이때, 식각된 게이트용 도전막(126)에 의해 노출된 게이트 절연막(126)도 함께 식각된다.
다음에, 게이트 리세스(122)가 매립되도록 매립 게이트(128) 상부에 캡핑 절연막(130)을 형성한 후 이를 평탄화한다.
이 후 공정에서 비트라인(미도시) 및 캐패시터(미도시)를 형성하는 공정은 종래에 매립 게이트를 갖는 6F2 구조에서 비트라인 및 캐패시터를 형성하는 공정과 동일하므로 이에 대한 설명은 생략한다.
상술한 실시 예에서는 소자분리용 트렌치(T)를 형성한 후 소자분리막(118)을 형성하기 이전에 액티브 영역(116)에 불순물을 주입하는 경우를 설명하였다. 그러나, 도 4에서와 같이 소자분리막(118)을 형성한 후 불순물을 주입하거나 도 5에서와 같이 핀 구조의 게이트 리세스(122)를 형성한 후 게이트 리세스(122)를 통해 액티브 영역(116)에 불순물을 주입할 수도 있다.
도 8은 본 발명의 다른 실시 예에 따른 반도체 소자의 구조를 보여주는 단면도이다.
도 2와 도 8의 구조를 비교하면, 도 2에서는 기판 내에 매립된 매몰 절연막(14)을 이용하여 액티브 영역(16)을 플로팅 시킨 반면에 도 8에서는 벌크 기판을 사용한다. 따라서, 본 실시 예에서는 액티브 영역(16)을 플로팅 시키기 위해 기판의 후면에 인가되는 백바이어스 전압(VBB)의 레벨을 조정하여 액티브 영역(16)의 하부에 공핍층(14')이 형성되도록 한다.
즉, 실리콘으로만 이루어진 기판에서 액티브 영역(16)에 N형 불순물을 주입하면 P형 불순물이 주입된 벌크 기판(12)과 PN 접합이 형성되기 때문에 소자 동작시 소스와 드레인 사이에 흘러야 하는 전류가 P형의 벌크 기판(12) 쪽으로 흐를 수 있다. 따라서, 벌크 영역(12)에 인가되는 백바이어스 전압(VBB)의 레벨을 높여줌으로써 액티브 영역(16) 하부에 공핍층(14')을 형성하여 누설전류를 억제시킨다.
도 8의 구조를 형성하는 방법은 SOI 기판 대신 벌크 기판을 사용하는 것에 차이가 있을 뿐 상술한 도 3 내지 도 7의 방법과 실질적으로 동일하다. 따라서, 이에 대한 상세한 설명은 생략한다.
도 9는 본 발명의 실시 예에 따른 무접합 반도체 소자의 구조를 주변회로 영역까지 확장한 모습을 보여주는 구성도이다. 설명의 편의를 위해, 도 9의 구성 요소들 중 도 1 및 도 2에서와 같은 구성 요소에는 같은 참조번호를 부여하였다.
반도체 소자(200)는 셀 어레이(210), 센스앰프(220), 컬럼 디코더(230), 로우 디코더(240) 및 백바이어스 공급부(250)를 포함한다.
셀 어레이(210)는 비트라인(222) 및 워드라인(매립 게이트)(20)에 연결된 다수의 메모리 셀(미도시)들을 포함한다. 메모리 셀의 트랜지스터가 형성되는 액티브 영역(16)은 도 1에서와 같이 워드라인(20)과 비스듬히 교차되도록 사선방향으로 형성된다. 이때, 액티브 영역(16)에서 채널이 형성되는 바디 영역에는 소스 영역 및 드레인 영역과 동일한 타입의 불순물이 실질적으로 동일한 농도로 주입된다. 즉, 액티브 영역(16)은 균일한 도핑 프로파일(doping profile)을 갖는다. 또한, 액티브 영역(16)의 하부에는 도 2 또는 도 8에서와 같이 액티브 영역(16)을 플로팅 시키기 위한 매몰 절연막(14) 또는 공핍층(14')이 형성된다.
센스앰프(220)는 비트라인(212)과 연결되며, 셀 어레이(210)의 메모리 셀에 저장된 데이터를 감지 및 증폭한다.
로우 디코더(230)는 워드라인(매립 게이트)와 연결되며, 셀 어레이(210)의 메모리 셀들을 선택적으로 턴 온/턴 오프 시키기 위한 신호를 발생시켜 선택된 특정 워드라인(매립 게이트)(20)에 인가한다. 이때, 로우 디코더(230)는 선택되지 않은 워드라인들에는 문턱전압보다 낮은 전압의 전원을 인가하여 해당 트랜지스터들의 채널 영역을 공핍 상태로 만들어 턴 오프시키고, 선택된 워드라인에는 문턱전압보다 높은 전압의 전원을 인가하여 해당 트랜지스터들의 채널 영역에 형성된 공핍 상태를 제거함으로써 턴 온 시킨다.
컬럼 디코더(240)는 로우 디코더(230)에 의해 선택된 셀과 연결된 센스앰프(220)를 동작시키기 위한 구동신호를 발생시켜 센스앰프(220)에 출력한다.
백바이어스 공급부(250)는 셀 어레이(210)가 형성된 기판의 후면에 백바이어스 전압(VBB)을 인가한다. 특히, 액티브 영역(16)의 하부에 액티브 영역(16)을 플로팅 시키기 위한 매몰 절연막(14)이 형성되지 않은 경우, 백바이어스 공급부(250)는 액티브 영역(16) 하부에 공핍층(14')을 형성할 수 있는 레벨의 백바이어스 전압을 생성하여 인가한다.
도 9의 반도체 소자는 컴퓨팅 메모리(Computing Memory, 예컨대, DRAM, SRAM, DDR3 SDRAM, DDR2 SDRAM, DDR SDRAM), 컨서머 메모리(Consumer Memory, 예컨대, DDR3 SDRAM, DDR2 SDRAM, DDR SDRAM, SDR SDRAM), 그래픽 메모리(Graphics Memory, 예컨대, DDR3 SDRAM, GDDR3 SDMRA, GDDR4 SDRAM, GDDR5 SDRAM), 모바일 메모리(Mobile Memory, 예컨대, Mobile SDR, Mobile DDR, Mobile DDR2, MCP(Multi Chip Package), PoP(Package on Package), PSRAM, LPDDR), NAND 플래시, MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase Change RAM), ReRAM(Resistance RAM), SGRAM(Synchronous Graphics RAM) 등에 사용될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 모듈의 구성을 나타내는 도면이다.
반도체 모듈(300)은 모듈 기판(310) 상에 탑재된 복수개의 반도체 소자(320)들, 반도체 소자(320)가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK)를 제공받을 수 있도록 해주는 커맨드 링크(330) 및 반도체 소자(320)와 연결되어 입출력되는 데이터를 전송하는 데이터 링크(340)를 포함한다.
이때, 반도체 소자(320)는 예컨대 도 9에 대한 설명에서 예시된 무접합 반도체 소자(200)들이 포함될 수 있다. 즉, 반도체 소자(320)는 매립 게이트를 가지며, 액티브 영역이 게이트와 비스듬히 교차되게 사선방향으로 형성된다. 그리고, 소스 영역, 드레인 영역 및 바디에는 동일한 타입의 불순물이 실질적으로 동일한 농도로 주입된다. 커맨드 링크(330) 및 데이터 링크(340)는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다.
도 10에서는 모듈 기판(310) 전면에 8개의 반도체 소자(320)들이 탑재되어 있는 모습이 도시되었으나 모듈 기판(310)의 후면에도 동일하게 반도체 소자(320)들이 탑재될 수 있다. 즉, 모듈 기판(310)의 일측 또는 양측에 반도체 소자(20)들이 탑재될 수 있으며 탑재되는 반도체 소자(320)의 수는 도 10에 한정되지 않는다. 또한, 모듈 기판(310)의 재료 및 구조도 특별히 제한되지 않는다.
도 11은 본 발명의 일 실시 예에 따른 반도체 시스템의 구성을 나타내는 도면이다.
반도체 시스템(400)은 복수개의 반도체 소자(412)들이 탑재된 적어도 하나의 반도체 모듈(410) 및 반도체 모듈(410)과 외부의 시스템(미도시) 사이에서 양방향 인터페이스를 제공하여 반도체 모듈(410)의 동작을 제어하는 제어기(420)를 포함한다.
이러한 제어기(420)는 통상의 데이터 프로세싱 시스템에서 복수의 반도체 모듈들의 동작을 제어하기 위한 제어기와 그 기능이 동일 또는 유사하게 형성될 수 있다. 따라서, 본 실시 예에서는 이에 대한 상세한 설명은 생략한다.
이때, 반도체 모듈(410)은 예컨대 도 10에 예시된 반도체 모듈(300)이 사용될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 컴퓨터 시스템의 구조를 나타내는 도면이다.
컴퓨터 시스템(500)은 반도체 시스템(510) 및 프로세서(CPU)(520)를 포함한다.
반도체 시스템(510)은 컴퓨터 시스템(500)의 동작을 제어하기 위해 필요한 데이터를 저장한다. 이때, 반도체 시스템(510)은 예컨대 도 11에 예시된 반도체 시스템(400)이 사용될 수 있다. 반도체 시스템(510)은 적어도 하나의 반도체 모듈을 포함한다. 그 반도체 모듈에 포함된 반도체 소자는 매립 게이트를 가지며, 액티브 영역이 게이트와 비스듬히 교차되게 사선방향으로 형성된다. 그리고, 소스 영역, 드레인 영역 및 바디에는 동일한 타입의 불순물이 실질적으로 동일한 농도로 주입된다.
프로세서(520)는 반도체 시스템(510)에 저장된 데이터를 처리하여 컴퓨터 시스템(500)의 동작을 제어한다. 이러한 프로세서(520)는 통상의 컴퓨터 시스템에 사용되는 중앙처리장치와 그 기능이 동일 또는 유사하게 형성될 수 있다.
컴퓨터 시스템(500)은 모니터(532), 키보드(534), 프린터(536), 마우스(538) 등의 사용자 인터페이스 장치들을 포함할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 데이터 프로세싱 시스템의 구성을 나타내는 도면이다.
데이터 프로세싱 시스템(600)은 전자 시스템(미도시)에 구비되어 전자 시스템의 여러 기능들 중 특정 기능을 수행한다.
이러한 데이터 프로세싱 시스템(600)은 기판에 탑재된 적어도 하나의 반도체 소자(610)를 포함한다.
반도체 소자(610)는 전자 시스템의 특정 기능을 수행하기 위해 필요한 데이터가 저장되는 셀 어레이(미도시) 및 셀 어레이에 저장된 데이터를 처리하여 해당 특정 기능이 수행되도록 제어하는 프로세서(미도시)를 포함한다. 즉, 반도체 소자(610)는 하나의 단위 소자(die 또는 칩)에 데이터를 저장하기 위한 수단과 그 저장된 데이터를 처리하여 전자 시스템의 특정 기능을 수행하기 위한 수단을 모두 포함한다. 이때, 셀 어레이는 비트라인 및 워드라인(매립 게이트)에 연결된 다수의 메모리 셀들을 포함한다. 메모리 셀의 트랜지스터가 형성되는 액티브 영역은 도 1에서와 같이 워드라인과 비스듬히 교차되도록 사선방향으로 형성된다. 이때, 액티브 영역에서 채널이 형성되는 바디 영역에는 소스 영역 및 드레인 영역과 동일한 타입의 불순물이 실질적으로 동일한 농도로 주입된다. 즉, 액티브 영역은 균일한 도핑 프로파일(doping profile)을 갖는다.
데이터 프로세싱 시스템(600)은 리드들(leads)(620)을 통해 전자 시스템의 다른 구성 요소(예컨대, CPU)들과 연결되어 단방향 또는 양방향으로 데이터 및 제어신호를 주고받을 수 있다.
도 14는 본 발명의 일 실시 예에 따른 전자 시스템의 구성을 나타내는 도면이다.
전자 시스템(700)은 적어도 하나의 데이터 프로세싱 시스템(710) 및 사용자 인터페이스(720)를 포함한다.
데이터 프로세싱 시스템(710)은 전자 시스템(700)의 여러 기능들 중 특정 기능을 수행하며, 기판에 탑재된 적어도 하나의 반도체 소자를 포함한다. 그리고, 반도체 소자는 전자 시스템(700)의 특정 기능을 수행하기 위해 필요한 데이터가 저장되는 셀 어레이(미도시) 및 셀 어레이에 저장된 데이터를 처리하여 해당 기능을 제어하는 프로세서(미도시)를 포함한다. 이때, 셀 어레이는 비트라인 및 워드라인(매립 게이트)에 연결된 다수의 메모리 셀들을 포함한다. 메모리 셀의 트랜지스터가 형성되는 액티브 영역은 도 1에서와 같이 워드라인과 비스듬히 교차되도록 사선방향으로 형성된다. 이때, 액티브 영역에서 채널이 형성되는 바디 영역에는 소스 영역 및 드레인 영역과 동일한 타입의 불순물이 실질적으로 동일한 농도로 주입된다. 즉, 액티브 영역은 균일한 도핑 프로파일(doping profile)을 갖는다.
사용자 인터페이스(720)는 사용자와 데이터 프로세싱 시스템(710) 간의 인터페이스를 제공한다. 사용자 인터페이스(720)는 전자 장치에 일체형으로 설치된 키패드, 터치 스크린, 스피커 등을 포함한다.
이러한 전자 장치(700)는 컴퓨터, 가전제품, 공장자동화 시스템, 엘리베이터, 휴대폰 등 각종 전자·정보·통신 기기에 구비된 임베디드 시스템(embedded system)을 포함한다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
예컨대, 상술한 실시 예에서는 액티브 영역이 워드라인과 비스듬히 교차되도록 사선방향으로 형성되는 6F2의 구조에 대해 설명하였으나, 이는 실시 예에 불과할 뿐 본 발명이 이러한 구조에 한정되는 것은 아니다. 즉, 본 발명은 게이트가 액티브 영역에 매립되는 매립 게이트가 사용되는 모든 구조에 적용될 수 있다.
16, 116 : 액티브 영역 18, 118 : 소자분리막
20, 128 : 매립 게이트 120 : 하드마스크 패턴
122 : 게이트 리세스 124 : 게이트 절연막
126 : 게이트용 도전막 200 : 반도체 소자
210 : 셀 어레이 212 : 비트라인
220 : 센스앰프 230 : 로우 디코더
240 : 컬럼 디코더 250 : 백바이어스 공급부
300, 410 : 반도체 모듈 310 : 모듈 기판
320 : 커맨드 링크 330 : 데이터 링크
400, 510 : 반도체 시스템 420 : 제어기
500 : 컴퓨터 시스템 520 : 프로세서
532 : 모니터 534 : 키보드
536 : 프린터 538 : 마우스
600, 710 : 회로 모듈 720 : 리드
720 : 사용자 인터페이스

Claims (26)

  1. 소자분리막에 의해 정의되는 액티브 영역;
    상기 액티브 영역의 하부에 위치하는 절연층;
    상기 절연층의 상부에 위치하며, 상기 소자분리막 및 상기 액티브 영역에 매립되는 게이트를 포함하며,
    상기 액티브 영역에서 상기 게이트 양측 및 게이트 하부가 동일한 불순물로 도핑된 것을 특징으로 하는 무접합 반도체 소자.
  2. 제 1항에 있어서, 상기 액티브 영역은
    상기 불순물이 전체적으로 균일한 농도로 주입된 것을 특징으로 하는 무접합 반도체 소자.
  3. 제 1항에 있어서,
    상기 액티브 영역은 실리콘층이며,
    상기 불순물은 N형 불순물인 것을 특징으로 하는 무접합 반도체 소자.
  4. 제 1항에 있어서,
    상기 액티브 영역은 실리콘 게르마늄(SiGe) 기판, 게르마늄 (Ge) 기판 또는 3-5족 화합물 반도체 기판이며,
    상기 불순물은 P형 불순물인 것을 특징으로 하는 무접합 반도체 소자.
  5. 제 1항에 있어서, 상기 액티브 영역은
    상기 절연층에 의해 플로팅된 것을 특징으로 하는 무접합 반도체 소자.
  6. 제 5항에 있어서, 상기 절연층은
    절연막이 매립된 매몰 절연막인 것을 특징으로 하는 무접합 반도체 소자.
  7. 제 6항에 있어서, 상기 매몰 절연막은
    산화막을 포함하는 것을 특징으로 하는 무접합 반도체 소자.
  8. 제 1항에 있어서, 상기 절연층은
    기판의 하부에 인가된 백바이어스 전압에 의한 공핍층(depletion layer)인 것을 특징으로 하는 무접합 반도체 소자.
  9. 제 1항에 있어서,
    상기 게이트가 형성되는 영역은 상기 액티브 영역의 바닥면이 상기 소자분리막의 바닥면보다 돌출된 핀(Fin) 구조를 갖는 것을 특징으로 하는 무접합 반도체 소자.
  10. 하부 실리콘층;
    상기 하부 실리콘층 상부에 위치하는 절연층;
    상기 절연층 상부에 위치하며 소자분리막에 의해 정의되는 액티브 영역;
    상기 절연층의 상부에 위치하며, 상기 소자분리막 및 상기 액티브 영역에 매립되는 게이트를 포함하며,
    상기 액티브 영역에서 상기 게이트 양측 및 게이트 하부가 동일한 불순물로 도핑된 것을 특징으로 하는 무접합 반도체 소자.
  11. 하부 실리콘층, 매몰 절연막 및 상부 실리콘층이 적층된 구조의 기판에서 상기 상부 실리콘층 및 상기 매몰 절연막을 식각하여 액티브 영역을 정의하는 소자분리용 트렌치를 형성하는 단계;
    절연막으로 상기 소자분리용 트렌치를 매립하여 소자분리막을 형성하는 단계;
    상기 액티브 영역에 전체적으로 동일한 불순물을 주입하는 단계; 및
    상기 액티브 영역 및 상기 소자분리막에 매립되는 게이트를 형성하는 단계를 포함하는 무접합 반도체 소자 제조 방법.
  12. 반도체 기판 내에 절연층을 형성하는 단계;
    상기 절연층 및 상기 절연층 상부의 상기 반도체 기판을 식각하여 액티브 영역을 정의하는 소자분리용 트렌치를 형성하는 단계;
    절연막으로 상기 소자분리용 트렌치를 매립하여 소자분리막을 형성하는 단계;
    상기 액티브 영역에 전체적으로 동일한 타입의 불순물을 주입하는 단계; 및
    상기 액티브 영역 및 상기 소자분리막에 매립되는 게이트를 형성하는 단계를 포함하는 무접합 반도체 소자 제조 방법.
  13. 제 11항 또는 제 12항에 있어서, 상기 불순물을 주입하는 단계는
    상기 액티브 영역에 형성되는 트랜지스터의 소스, 드레인 및 바디에 동일한 불순물을 주입하는 것을 특징으로 하는 무접합 반도체 소자 제조 방법.
  14. 제 11항 또는 제 12항에 있어서, 상기 불순물을 주입하는 단계는
    상기 액티브 영역이 전체적으로 균일한 농도를 갖도록 상기 불순물을 주입하는 것을 특징으로 하는 무접합 반도체 소자 제조 방법.
  15. 제 11항 또는 제 12항에 있어서, 상기 불순물을 주입하는 단계는
    다단계 이온 주입(Multi ion implanting) 공정, 틸트 이온 주입(Tilt ion implanting) 공정 및 오리엔트 이온 주입(Orient ion implanting) 공정 중 적어도 어느 한 공정을 이용해 상기 불순물을 주입하는 것을 특징으로 하는 무접합 반도체 소자 제조 방법.
  16. 제 11항 또는 제 12항에 있어서, 상기 불순물을 주입하는 단계는
    상기 소자분리막을 형성하기 이전에 상기 액티브 영역에 상기 불순물이 주입되는 것을 특징으로 하는 무접합 반도체 소자 제조 방법.
  17. 제 11항 또는 제 12항에 있어서, 상기 불순물을 주입하는 단계는
    상기 소자분리막을 형성한 후에 상기 액티브 영역에 상기 불순물이 주입되는 것을 특징으로 하는 무접합 반도체 소자 제조 방법.
  18. 제 11항 또는 제 12항에 있어서, 상기 불순물을 주입하는 단계는
    상기 액티브 영역 및 소자분리막을 식각하여 상기 게이트가 매립될 게이트 리세스를 형성하는 단계; 및
    상기 게이트 리세스를 통해 상기 액티브 영역에 불순물이 주입하는 단계를 포함하는 것을 특징으로 하는 무접합 반도체 소자 제조 방법.
  19. 제 18항에 있어서, 상기 게이트 리세스를 형성하는 단계는
    상기 액티브 영역의 바닥면이 상기 소자분리막의 바닥면보다 돌출된 핀(Fin) 구조로 형성되도록 하는 것을 특징으로 하는 무접합 반도체 소자 제조 방법.
  20. 비트라인 및 매립 게이트에 연결된 복수개의 셀들을 포함하는 셀 어레이;
    상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프;
    상기 매립 게이트에 연결되어 상기 셀을 턴 온/턴 오프 시키기 위한 신호를 발생시키는 로우 디코더; 및
    상기 로우 디코더에 의해 선택된 셀과 연결된 상기 센스앰프를 동작시키기 위한 구동신호를 발생시키는 컬럼 디코더를 포함하며,
    상기 셀의 소스, 드레인 및 바디에는 동일한 불순물이 주입된 것을 특징으로 하는 무접합 반도체 소자.
  21. 제 16항에 있어서,
    상기 셀 어레이가 형성된 기판의 후면에 백바이어스 전압(VBB)을 인가하는 백바이어스 공급부를 더 포함하는 것을 특징으로 하는 무접합 반도체 소자.
  22. 기판에 탑재된 복수개의 반도체 소자들을 갖는 반도체 모듈에 있어서,
    상기 반도체 소자는
    비트라인 및 매립 게이트에 연결된 복수개의 셀들을 포함하는 셀 어레이;
    상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프;
    상기 매립 게이트에 연결되어 상기 셀을 턴 온/턴 오프 시키기 위한 신호를 발생시키는 로우 디코더; 및
    상기 로우 디코더에 의해 선택된 셀과 연결된 상기 센스앰프를 동작시키기 위한 구동신호를 발생시키는 컬럼 디코더를 포함하며,
    상기 셀의 소스, 드레인 및 바디에는 동일한 불순물이 주입된 것을 특징으로 하는 반도체 모듈.
  23. 기판에 탑재된 복수개의 반도체 소자들을 갖는 반도체 모듈 및 상기 반도체 모듈의 동작을 제어하는 제어기를 포함하는 반도체 시스템에 있어서,
    상기 반도체 소자는
    비트라인 및 매립 게이트에 연결된 복수개의 셀들을 포함하는 셀 어레이;
    상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프;
    상기 매립 게이트에 연결되어 상기 셀을 턴 온/턴 오프 시키기 위한 신호를 발생시키는 로우 디코더; 및
    상기 로우 디코더에 의해 선택된 셀과 연결된 상기 센스앰프를 동작시키기 위한 구동신호를 발생시키는 컬럼 디코더를 포함하며,
    상기 셀의 소스, 드레인 및 바디에는 동일한 불순물이 주입된 것을 특징으로 하는 반도체 시스템.
  24. 적어도 하나의 반도체 모듈을 갖는 반도체 시스템 및 상기 반도체 시스템에 저장된 데이터를 처리하는 프로세서를 포함하는 컴퓨터 시스템에 있어서,
    상기 반도체 모듈은 기판에 탑재된 반도체 소자들을 포함하며,
    상기 반도체 소자는
    비트라인 및 매립 게이트에 연결된 복수개의 셀들을 포함하는 셀 어레이;
    상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프;
    상기 매립 게이트에 연결되어 상기 셀을 턴 온/턴 오프 시키기 위한 신호를 발생시키는 로우 디코더; 및
    상기 로우 디코더에 의해 선택된 셀과 연결된 상기 센스앰프를 동작시키기 위한 구동신호를 발생시키는 컬럼 디코더를 포함하며,
    상기 셀의 소스, 드레인 및 바디에는 동일한 불순물이 주입된 것을 특징으로 하는 컴퓨터 시스템.
  25. 기판에 탑재된 적어도 하나의 반도체 소자를 포함하는 데이터 프로세싱 시스템에 있어서,
    상기 반도체 소자는
    비트라인 및 매립 게이트에 연결된 복수개의 셀들을 포함하는 셀 어레이;
    상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프;
    상기 매립 게이트에 연결되어 상기 셀을 턴 온/턴 오프 시키기 위한 신호를 발생시키는 로우 디코더; 및
    상기 로우 디코더에 의해 선택된 셀과 연결된 상기 센스앰프를 동작시키기 위한 구동신호를 발생시키는 컬럼 디코더를 포함하며,
    상기 셀의 소스, 드레인 및 바디에는 동일한 불순물이 주입된 것을 특징으로 하는 데이터 프로세싱 시스템.
  26. 적어도 하나의 데이터 프로세싱 시스템을 갖는 전자 시스템에 있어서,
    상기 데이터 프로세싱 시스템은 기판에 탑재된 적어도 하나의 반도체 소자를 포함하며,
    상기 반도체 소자는
    비트라인 및 매립 게이트에 연결된 복수개의 셀들을 포함하는 셀 어레이;
    상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프;
    상기 매립 게이트에 연결되어 상기 셀을 턴 온/턴 오프 시키기 위한 신호를 발생시키는 로우 디코더; 및
    상기 로우 디코더에 의해 선택된 셀과 연결된 상기 센스앰프를 동작시키기 위한 구동신호를 발생시키는 컬럼 디코더를 포함하며,
    상기 셀의 소스, 드레인 및 바디에는 동일한 불순물이 주입된 것을 특징으로 하는 전자 시스템.
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