KR102616853B1 - 3차원 반도체 집적 회로 장치 및 그 제조방법 - Google Patents

3차원 반도체 집적 회로 장치 및 그 제조방법 Download PDF

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Abstract

본 실시예의 반도체 집적 회로 장치는 반도체 기판내의 소정 부분에 형성되어 액티브 영역을 한정하는 소자 분리막, 상기 액티브 영역에 해당하는 상기 반도체 기판 내부에 위치되는 베리드 게이트, 상기 베리드 게이트를 중심으로 양측의 상기 액티브 영역에 한정되는 소스 및 드레인 영역, 상기 소스 및 드레인 영역을 감싸도록 구성되는 고유전막, 및 상기 고유전막 상부에 형성되는 층간 절연막을 포함한다.

Description

3차원 반도체 집적 회로 장치 및 그 제조방법{3- Dimensions Semiconductor Integrated Circuit Device And Method of Manufacturing The same}
본 발명은 반도체 집적 회로 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 미세 직경의 액티브 영역을 포함하는 3차원 반도체 집적 회로 장치 및 그 제조방법에 관한 것이다.
반도체 집적 회로 장치는 개인용 컴퓨터, 휴대 전화, 디지털 카메라, 및 기타 전자 기기와 같은 다양한 애플리케이션에서 적용되고 있다.
특히, 전자 부품의 소형화 추세에 맞춰, 반도체 디바이스들이 더 높은 집적 밀도, 더 높은 성능, 및 더 낮은 비용을 가질 것이 요구되고 있다.
이러한 요구를 만족시키기 위하여, 현재 베리드(buried) 게이트 기술, 버티컬(vertical) 채널 트랜지스터 및 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor)와 같은 단채널 효과를 방지하기 위한 나노미터 프로세스 기술들이 제안되고 있다.
본 발명은 전기적 특성을 개선할 수 있는 반도체 집적 회로 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 반도체 기판내의 소정 부분에 형성되어 액티브 영역을 한정하는 소자 분리막, 상기 액티브 영역에 해당하는 상기 반도체 기판 내부에 위치되는 베리드 게이트, 상기 베리드 게이트를 중심으로 양측의 상기 액티브 영역에 한정되는 소스 및 드레인 영역, 상기 소스 및 드레인 영역을 감싸도록 구성되는 고유전막, 및 상기 고유전막 상부에 형성되는 층간 절연막을 포함한다.
또한, 본 발명의 실시예에 따른 반도체 집적 회로 장치의 제조방법은 다음과 같다. 먼저, 반도체 기판의 소정 부분에 소자 분리막을 형성하여 액티브 영역을 한정한다. 상기 액티브 영역의 소정 부분을 식각하여, 홈부를 형성하고, 상기 홈부 표면에 게이트 절연막을 형성한다. 상기 홈부의 하부 영역에 베리드 게이트를 형성한다. 상기 베리드 게이트를 중심으로 노출된 액티브 영역에 불순물을 주입한다. 상기 소자 분리막 상부, 상기 액티브 영역 표면 및 상기 베리드 게이트 상부면을 따라 고유전막을 형성한다. 상기 액티브 영역의 불순물을 활성화시킨 다음, 상기 고유전막 상부에 층간 절연막을 형성한다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조방법은 다음과 같다. 먼저, 불순물이 주입된 액티브 영역을 제공한다. 상기 액티브 영역을 감싸도록 고유전막을 형성한다. 상기 액티브 영역내에 주입된 상기 불순물을 활성화시킨다.
불순물 활성화가 용이하지 않은 미세 면적의 액티브 영역을 고유전막으로 감싼 후 불순물 활성화를 진행한다. 이에 따라, 액티브 영역과 상기 액티브 영역을 감싸는 절연막의 유전율 차이를 줄일 수 있어, 불순물의 이온화 에너지의 증가를 방지할 수 있다. 따라서, 좁은 면적의 액티브 영역에 불순물 활성화를 효과적으로 개선할 수 있다. 나아가, 반도체 메모리 장치의 전기적 특성, 예컨대, 접합 영역의 저항 특성 및 라이트 효율을 개선할 수 있다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 집적 회로 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 8 및 도 9는 나노미터 직경의 액티브 영역내에서 불순물 활성화 과정을 설명하기 위한 도면들이다.
도 10은 본 발명의 실시예에 따른 반도체 집적 회로 장치의 평면도이다.
도 11은 본 발명의 실시예에 따른 컴퓨터 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 1을 참조하면, 반도체 기판(100)의 소정 부분에 소자 분리막(105)을 형성한다. 소자 분리막(105)은 공지의 STI(shallow trench isolation) 방식으로 형성될 수 있다. 반도체 기판(100) 상에 소자 분리막(105)이 형성됨에 따라, 트랜지스터가 형성될 액티브 영역(A)이 한정된다.
액티브 영역(A)에 해당하는 반도체 기판(100)의 소정 부분이 식각되어, 홈부(H1)를 형성한다. 상기 홈부(H1)는 예를 들어, 상기 소자 분리막(105)의 깊이보다는 낮은 깊이로 형성될 수 있다. 또한, 상기 홈부(H1)는 게이트 및 소스/드레인 예정 영역을 한정할 수 있다. 예를 들어, 상기 홈부(H1) 내부는 게이트 예정 영역이 될 수 있고, 홈부(H1)를 기준으로 양측의 액티브 영역(A)은 불순물 도핑에 의해 소스 및 드레인 예정 영역이 된다.
도 2를 참조하면, 게이트 절연막(110)은 액티브 영역(A)의 노출된 표면, 즉, 노출된 반도체 기판(100) 상면 및 홈부(H1)의 내측면에 형성될 수 있다. 게이트 절연막(110)은 예를 들어 산화 방식을 이용하여 형성될 수 있다.
도 3을 참조하면, 도전층(115)은 반도체 기판(100) 상부에 증착될 수 있다. 도전층(115)은 상기 홈부(H1)가 매립될 수 있을 정도의 두께로 형성될 수 있다.
도 4를 참조하면, 도전층(115)을 평탄화하여, 상기 홈부(H1) 내부에 베리드 게이트(115a)를 형성한다. 도전층(115)은 홈부(H1) 내측벽의 액티브 영역(A)이 노출될 수 있도록 과도 식각될 수 있다. 이에 따라, 베리드 게이트(115a)는 홈부(H1)의 하부 영역에 잔류될 수 있으며, 홈부(H1)의 내측벽에 형성되는 게이트 절연막(110)의 일부가 노출될 수 있다.
상기 과도 식각 과정에서, 소자 분리막(105)이 일정 두께만큼 제거되어, 소자 분리막(105)과 접해있던 액티브 영역(A)의 외측벽이 노출될 수 있다.
혹은, 소자 분리막(105)의 리세스 공정을 통해서, 상기 액티브 영역(A)의 외측벽을 노출시킬 수 있다.
노출된 액티브 영역(A), 즉 소스/드레인 예정 영역에 불순물(117)을 주입한다. 소스 및 드레인과 같은 불순물 영역을 형성하는 공정은, 소정 농도의 불순물을 타겟(예를 들어, 반도체 기판)에 이온 주입한 다음, 열처리 공정등을 거쳐 활성화하는 것이 일반적이다.
현재, 반도체 집적 회로 밀도가 증대됨에 따라, 소스 및 드레인(S,D)이 형성되는 영역의 면적 역시 기하급수적으로 감소되고 있다. 특히, 본 발명의 실시예와 같이, 베리드(buried) 게이트를 채용하는 경우, 소스 및 드레인(S,D)이 형성될 액티브 영역은 수 나노미터(nanometer) 직경을 갖는 필라(혹은 핀, 와이어) 구조로서 한정될 수 있다. 그런데, 상기와 같이, 수 나노미터 직경을 갖는 미세 액티브 영역에 불순물을 주입하는 경우, 상대적으로 넓은 영역에 주입된 불순물의 경우 보다, 활성화가 원활히 이루어지지 않는 것으로 알려져 있다(Effect of Donor-level Deeping in nm-scale Si SOI-MOSFETs, M. Tabe et al/Journal of Advanced Research in Physics 2(1), 011111(2011)).
즉, 도 8에 도시된 바와 같이, 미세 액티브 영역에 주입된 불순물(donor: 117)들은 상대적으로 큰 면적을 갖는 액티브 영역에 주입된 불순물(117)보다 이온화 에너지(ionization Energy)가 높아진다. 이에 따라, 상기 미세 액티브 영역에 주입된 불순물들은 증대된 이온화 에너지에 의해 전도 대역(conduction band)으로 바운싱(bouncing)이 어려워진다. 따라서, 미세 액티브 영역의 경우, 동일한 조건이라도 큰 면적의 액티브 영역보다 불순물 활성화가 제대로 이루어지지 않아 설정된 소스 및 드레인 농도를 확보하는 데 어려움이 있다. 또한, 불완전한 불순물 활성화에 의해 소스 및 드레인의 저항이 증대되어, 라이트 효율과 같은 전기적 특성을 감소시킬 수 있다.
더욱이, 도 9에 도시된 비와 같이, 10nm 이하의 채널을 갖는 트랜지스터를 제작하는 경우, 소스 및 드레인 사이의 채널 영역에서 큰 이온화 에너지 갭으로 인해, 채널 형성 자체가 어려울 수 있다.
이와 같은 이온화 에너지의 상승은 하기의 식으로부터 필라(액티브 영역)를 둘러싸고 있는 절연체 유전 상수와 상기 필라의 유전 상수간의 미스매치(mismatch)로 인해 기인될 수 있다.
<식1>
이온화 에너지 증가 ∝(εsi-εd)
<식 2>
이온화 에너지 ∝1/ εsi 2
다시 말해, 유전 상수의 미스매치는 필라의 크기 감소에 따라, 필라를 감싸고 있는 절연체의 유전 상수의 영향으로, 필라의 유효 유전 상수가 감소되는 현상을 일컬을 수 있다.
이러한 점을 고려하여, 본 실시예에서는 필라와 같이 미세 액티브 영역(A)내에서도 불순물 활성화가 원활히 이루어질 수 있도록, 도 5에 도시된 바와 같이, 반도체 기판(100) 결과물 상부에 고유전막(120)을 증착한다. 고유전막(120)은 예를 들어, 노출된 액티브 영역(A)의 외측벽, 노출된 게이트 절연막(110) 표면을 따라 증착될 수 있다. 실질적으로, 고유전막(120)은 필라 형태의 액티브 영역(A)을 감싸도록 형성될 수 있다. 상기 고유전막(120)은 액티브 영역의 유전율을 고려하여 예를 들어, 유전율(ε)이 12 이상의 물질이 이용될 수 있다. 상기 고유전막(120)은 소스 및 드레인이 형성되는 실리콘 물질의 유전율(ε =11.9)과 유사한 것이 이상적이다. 본 실시예에서는 알루미늄 산화막(Al2O3) 및 하프늄 산화막(HfO)과 같은 금속 산화막 또는 박막의 금속막을 고유전막(120)으로서 이용할 수 있다. 상기 고유전막(120)은 기생 캐패시턴스를 고려하여 가급적 박막으로 형성될 수 있다. 본 실시예에서의 고유전막(120)은 게이트 절연막(110)의 두께 수준으로 형성될 수 있으며, 예를 들어, ALD(atomic layer deposition) 방식으로 형성될 수 있다.
도 6을 참조하면, 고유전막(120) 상부에 층간 절연막(125)을 증착한다. 층간 절연막(125)은 예를 들어, 유전율이 0.1 내지 5 미만인 저유전 절연막일 수 있다. 고유전막(120) 자체를 층간 절연막으로 이용하게 되면, 배선간의 기생 캐패시턴스가 기하급수적으로 증대될 수 있으므로, 배선과 배선 사이에 저유전율을 갖는 층간 절연막(125)을 형성할 수 있다. 본 실시예의 층간 절연막(125)으로는 실리콘 산화막이 이용될 수 있다.
도 7을 참조하면, 층간 절연막(125) 및 고유전막(120)을 소정 부분 식각하여, 소스 및 드레인(S,D)을 노출시키기 위한 콘택홀을 형성한다. 상기 콘택홀이 매립되도록 도전층을 증착한다. 상기 도전층은 예를 들어, 불순물이 도핑된 폴리실리콘막일 수 있다. 상기 도전층은 층간 절연막(125)이 노출될 때까지 평탄화되어, 제 1 및 제 2 플러그(130a, 130b)를 형성할 수 있다. 예를 들어, 제 1 플러그(130a)는 소스(S)와 콘택되는 스토리지 노드 콘택 플러그일 수 있고, 제 2 플러그(130b)는 드레인(D)과 콘택되는 비트 라인 콘택 플러그일 수 있다. 그 후, 도면에 도시되지는 않았지만, 상기 제 1 플러그(130a)과 콘택되도록 스토리지 노드 전극이 형성되고, 상기 제 2 플러그(130b)와 콘택되도록 비트 라인이 형성될 수 있다.
이와 같은 본 실시예의 트랜지스터는 도 10에 도시된 바와 같이, 나노 미터 직경을 가지며 불순물이 주입되는 액티브 영역(예컨대, 소스 및 드레인 영역)을 감싸도록 고유전막(120)을 형성한다.
이에 따라, 불순물의 활성화시, 액티브 영역과 인접하는 절연 영역들간의 유전율 차이가 현저히 감소시킬 수 있어, 미세한 액티브 영역내에서의 불순물 활성화, 즉 불순물의 이온화 에너지가 감소된다.
따라서, 소스 및 드레인은 요구되는 저항을 확보하게 되어, 라이트 효율을 개선할 수 있다.
참고로, 상기 도 10에서 게이트 영역(115a)을 도시하였으나, 단지 발명의 이해를 돕기 위해 도시한 것일 뿐, 상기 게이트 영역(115a) 상부에 층간 절연막(125)이 덮혀질 수 있다.
도 11을 참조하면, 컴퓨터 시스템은 프로세서(500), 캐시 메모리 그룹(507~509) 및 복수의 시스템 메모리(516~519)를 포함할 수 있다.
상기 프로세서(500)는 복수의 코어(501~504)를 포함할 수 있다. 각각의 코어(501-504)는 상위 레벨 캐시(L0:501a~504a) 및 중간 레벨 캐시(L1:501b~504b)를 포함할 수 있다. 상위 레벨 캐시(L0:501a~504a) 및 중간 레벨 캐시(L1:501b~504b) 각각은 해당 코어(501~504)의 전용될 수 있다.
또한, 프로세서(500)는 코어(501~504) 전체에 공유되는 하위 레벨 캐시(LLC:505)를 포함할 수 있다. 또한, 프로세서(500)는 근방 메모리(near memory)로서 제공되는 공유 캐시(506)를 더 포함할 수 있다.
캐시 그룹은 복수의 서브 캐시(507~509)를 포함할 수 있으며, 프로세서(500)와 시스템 메모리(516~519) 사이에 배치될 수 있다. 상기 서브 캐시들(507~509)은 어드레스 별로 구분된 시스템 메모리(516~519) 각각에 대응되어 동작될 수 있다. 예를 들어, 제 1 서브 캐시(507)는 제 1 어드레스 구간에 해당하는 제 1 시스템 메모리(516)의 메모리 콘트롤러로서 이용될 수 있다. 예를 들어, 제 2 서브 캐시(508)는 제 2 어드레스 구간에 해당하는 제 2 시스템 메모리(517) 및 제 3 시스템 메모리(518)의 비중복 부분을 콘트롤하기 위한 메모리 콘트롤러로서 이용될 수 있다.
상기 시스템 메모리(516~519)는 프로세서(500) 상에서 실행되는 소프트웨어에 의해 직접 액세스될 수 있는 메모리일 수 있다. 반면, 캐시들 (501a-509)은 소프트웨어의 동작하에서, 코어(501~504)에 의해 명령어의 실행이 지원된다. 또한, 상기 시스템 메모리(516~519)는 시스템 구성 프로세서의 일부로서 수동으로 수행되거나 및/또는 소프트웨어에 의해 자동으로 수행될 수 있다.
또한, 시스템 메모리(516~519)는 원격 메모리(far memory) 및 근방 메모리(near memory)를 포함할 수도 있다. 본 실시예의 원격 메모리 및 근방 메모리는 본 실시예와 같이 고유전막이 피복된 나노 직경의 액티브 영역을 포함할 수 있다.
더하여, 본 실시예의 컴퓨터 시스템은 반도체 집적 회로 장치가 탑재된 스토리지 장치로서의 DIMM(memory dual in-line memory module)과 인터페이스될 수 있다. 상기 DIMM 상에 탑재되는 반도체 집적 회로 장치 역시 상술한 전계 완화 영역을 구비한 버티컬 트랜지스터로 구성될 수 있다.
또한, 상기 DIMM과 컴퓨터 시스템(예컨대, CPU 패키지)는 예를 들어, DDR3, DDR4, DDR5 등과 같은 DRAM 채널을 인터페이스로서 이용할 수 있다. 여기서, 미설명 부호 600a, 600b, 600c는 본 실시예의 컴퓨터 시스템을 기능적 블록으로 분리한 것이다. 도면 부호 600a는 내부 프로세서용 캐시이고, 600b는 원격 메모리 캐시로 동작하는 근방 메모리이고, 600c는 시스템 메모리일 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 기판 110 : 게이트 절연막
115a : 게이트 120 : 고유전막
125 : 저유전 절연막 130a, 130b : 콘택 플러그

Claims (15)

  1. 반도체 기판내의 소정 부분에 형성되어, 액티브 영역을 한정하는 소자 분리막;
    상기 액티브 영역에 해당하는 상기 반도체 기판 내부에 위치되는 베리드 게이트;
    상기 액티브 영역과 상기 베리드 게이트 사이에 개재되는 게이트 절연막;
    상기 베리드 게이트를 중심으로 양측의 상기 액티브 영역에 한정되는 소스 및 드레인 영역;
    상기 베리드 게이트 상부와 상기 소스 및 드레인 영역을 감싸도록 구성되는 고유전막; 및
    상기 고유전막 상부에 형성되는 층간 절연막을 포함하는 반도체 집적 회로 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 베리드 게이트의 상부 표면은 상기 소스 및 드레인 영역의 상부 표면보다 낮은 위치에 위치하는 반도체 집적 회로 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 고유전막은 상기 소자 분리막 표면, 상기 베리드 게이트로부터 노출된 액티브 영역 표면 및 상기 베리드 게이트 상부를 따라 형성되는 반도체 집적 회로 장치.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 고유전막은 상기 층간 절연막보다 큰 유전율을 갖는 반도체 집적 회로 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 층간 절연막은 0.1 내지 5 미만의 유전율(ε)을 갖는 반도체 집적 회로 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 고유전막은 상기 층간 절연막보다 박막인 반도체 집적 회로 장치.
  8. 반도체 기판의 소정 부분에 소자 분리막을 형성하여 액티브 영역을 한정하는 단계;
    상기 액티브 영역의 소정 부분을 식각하여, 홈부를 형성하는 단계;
    상기 홈부 표면에 게이트 절연막을 형성하는 단계;
    상기 홈부의 하부 영역에 베리드 게이트를 형성하는 단계;
    상기 베리드 게이트를 중심으로 노출된 액티브 영역에 불순물을 주입하는 단계;
    상기 소자 분리막 상부, 상기 액티브 영역 표면 및 상기 베리드 게이트 상부면을 따라 고유전막을 형성하는 단계;
    상기 액티브 영역의 불순물을 활성화시켜 소스 및 드레인 영역을 형성하는 단계; 및
    상기 고유전막 상부에 층간 절연막을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 베리드 게이트를 형성하는 단계는,
    상기 홈부가 충진되도록 상기 반도체 기판 상부에 도전층을 형성하는 단계; 및
    상기 도전층을 과도 식각하여, 상기 홈부의 하단 영역에 상기 도전층을 잔류시키는 단계를 포함하는 반도체 집적 회로 장치의 제조방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 고유전막을 형성하기 이전에,
    상기 액티브 영역의 측벽면이 노출되도록 상기 소자 분리막을 소정 두께만큼 리세스시키는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 고유전막은 상기 층간 절연막보다 큰 유전율을 갖는 물질로 형성하는 반도체 집적 회로 장치의 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 층간 절연막은 0.1 내지 5 미만의 유전율(ε)을 갖는 물질로 형성하는 반도체 집적 회로 장치의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 고유전막은 상기 층간 절연막보다 박막으로 형성하는 반도체 집적 회로 장치의 제조방법.
  14. 삭제
  15. 삭제
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