CN115768110A - 半导体结构及其形成方法 - Google Patents

Abstract

本发明涉及一种半导体结构及其形成方法，其中，在衬底中形成有深槽电容器，位于所述深槽电容器的内部电极上部的鳍状接触部连接衬底表面的鳍片，形成于所述衬底上的至少一条字线间隔着字线隔离层位于所述内部电极上，所述字线隔离层覆盖所述掩埋氧化物层和所述鳍状接触部之间的所述内部电极且暴露所述鳍片，所述字线隔离层不仅可以起到绝缘隔离所述字线和所述内部电极的作用，并且在进行外延工艺时能够避免所述掩埋氧化物层和所述鳍状接触部之间的所述内部电极暴露而形成外延生长，可以提高半导体结构的可靠性。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

DRAM(动态随机存储器)是精密计算系统中的关键存储器，在尺寸缩小和高级芯片设计的推动下向高速度、高密度和低功耗的方向发展，例如eDRAM(嵌入式DRAM)，通过嵌入具有逻辑功能的芯片中，一些场合下可以替代传统的SRAM(静态随机存储器)来降低功耗。

深槽电容器和堆栈电容器是两种最主要的DRAM电容技术。其中，深槽电容器的深槽可以在CMOS晶体管构建之前形成，更适合eDRAM与逻辑的集成。制作深槽电容器和CMOS晶体管时，可先在衬底中形成深槽，并在深槽内形成电容器的内部电极，再制作CMOS晶体管，使CMOS晶体管的一个源漏区与深槽电容器的内部电极相连。但是，现有工艺在深槽开口处容易出现缺陷，影响器件的性能，例如，当在深槽内形成电容器的内部电极并在深槽外形成CMOS晶体管的栅极以及位于栅极侧面的侧墙后，所述内部电极(例如为掺杂多晶硅)的表面被暴露，在之后进行CMOS晶体管的源漏外延工艺时，所述内部电极被暴露的表面也形成外延结构，并且部分形成于所述内部电极表面的所述外延结构容易碰触到衬底上应与该内部电极隔离的电性结构(如另一CMOS晶体管的源漏外延结构)，导致器件短路。

因此，目前的eDRAM技术的可靠性较低，需要改进。

发明内容

为了改进现有eDRAM技术，本发明提供一种半导体结构的形成方法及一种半导体结构。

一方面，本发明提供一种半导体结构的形成方法，所述形成方法包括：

提供衬底，所述衬底包含掺杂衬底层、位于所述掺杂衬底层上的掩埋氧化物层以及位于所述掩埋氧化物层上的器件层；

形成深槽于所述衬底中，所述深槽贯穿所述器件层和所述掩埋氧化物层并深入所述掺杂衬底层；

形成深槽电容器于所述深槽中，所述深槽电容器包括覆盖所述深槽的部分内表面的节点介电层和填充于所述深槽中的内部电极，所述节点介电层将所述内部电极和所述掺杂衬底层隔开；

刻蚀所述器件层和所述内部电极以露出下方的所述掩埋氧化物层，刻蚀后的所述器件层形成鳍片，刻蚀后的所述内部电极的一部分形成连接所述鳍片的鳍状接触部；

形成字线隔离层于所述衬底上，所述字线隔离层暴露所述鳍片；

形成字线于所述衬底上，至少一条所述字线与所述鳍片相交并在所述鳍片表面构成晶体管的栅极，至少一条所述字线间隔所述字线隔离层位于所述内部电极上；

形成侧墙于所述字线两侧，使所述字线隔离层覆盖所述掩埋氧化物层和所述鳍状接触部之间的所述内部电极表面；以及

进行外延工艺，在所述栅极两侧的所述鳍片表面分别形成源漏外延结构。

一方面，本发明提供一种半导体结构，所述半导体结构包括：

衬底，包含掺杂衬底层、位于所述掺杂衬底层上的掩埋氧化物层、以及位于所述掩埋氧化物层上的器件层，其中，所述器件层形成为鳍片；

深槽电容器，形成于所述衬底中，所述深槽电容器包括形成于所述衬底的深槽中的内部电极和介于所述内部电极和所述掺杂衬底层之间的节点介电层，所述深槽和所述内部电极贯穿所述器件层和所述掩埋氧化物层并深入所述掺杂衬底层，所述内部电极具有连接所述鳍片的鳍状接触部；

字线，形成于所述衬底上，至少一条所述字线与所述鳍片相交并在所述鳍片表面构成晶体管的栅极，所述字线两侧被侧墙覆盖；

字线隔离层，形成于所述衬底上，至少一条所述字线间隔所述字线隔离层位于所述内部电极上，所述字线隔离层覆盖所述掩埋氧化物层和所述鳍状接触部之间的所述内部电极表面且暴露所述鳍片；以及

源漏外延结构，分别形成于所述栅极两侧的所述鳍片表面。

本发明提供的半导体结构及半导体结构的形成方法中，衬底中形成有深槽电容器，且位于所述深槽电容器的内部电极上部的鳍状接触部连接所述器件层形成的鳍片，形成于所述衬底上的至少一条字线间隔所述字线隔离层位于所述内部电极上，所述字线隔离层覆盖所述掩埋氧化物层和所述鳍状接触部之间的所述内部电极且暴露所述鳍片，所述字线隔离层不仅可以起到绝缘隔离所述字线和所述内部电极的作用，并且在进行外延工艺时能够避免所述掩埋氧化物层和所述鳍状接触部之间的所述内部电极暴露而形成外延生长，有助于提高半导体结构的可靠性。

附图说明

图1A是本发明一实施例中形成深槽电容器于衬底中并形成鳍片和鳍状接触部后的平面示意图。

图1B是图1中AA'线的剖面示意图。

图1C是图1中BB'线的剖面示意图。

图2是本发明一实施例中对所述内部电极的上部进行离子注入的示意图。

图3是本发明一实施例中形成字线隔离层于衬底上的平面示意图。

图4是本发明另一实施例中形成字线隔离层于衬底上的平面示意图。

图5是本发明一实施例中形成字线隔离层于衬底上的剖面示意图。

图6是本发明另一实施例中形成字线隔离层于衬底上的剖面示意图。

图7A是本发明一实施例中形成字线于衬底上的平面示意图。

图7B是图7A中DD'线的剖面示意图。

图8A是本发明一实施例中在字线两侧形成侧墙后的平面示意图。

图8B是图8A中EE'线的剖面示意图。

图9A是本发明一实施例中在字线两侧的鳍片表面分别形成源漏外延结构后的平面示意图。

图9B是图9A中EE'线的剖面示意图。

图9C是图9A中FF'线的剖面示意图。

图10A至图10C是本发明又一实施例中形成字线隔离层于衬底上的剖面示意图。

图11是本发明又一实施例中形成字线和侧墙于衬底上的剖面示意图。

图12A是本发明又一实施例中在所述栅极两侧的鳍片表面分别形成源漏外延结构后一方向的剖面示意图。

图12B是本发明另一实施例中在所述栅极两侧的鳍片表面分别形成源漏外延结构后另一方向的剖面示意图。

具体实施方式

以下结合附图和具体实施例对本发明的半导体结构及其形成方法作进一步详细说明。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便明晰地辅助说明本发明实施例的目的。此外，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的结构被倒置或者以其它不同方式定位(如旋转)，示例性术语“在……上”也可以包括“在……下”和其它方位关系。

本发明实施例涉及一种半导体结构的形成方法。该形成方法可用于制造eDRAM。所述eDRAM采用深槽电容器，可以提供大的电容量。所述形成方法中，通过形成字线隔离层使深槽电容器上方的通过字线(passing wordline)和深槽电容器的内部电极隔离，所述字线隔离层还用于在进行外延工艺时至少覆盖位于鳍片接触端周围的同一深槽内所述内部电极表面，以控制所述内部电极表面的外延生长区域，避免内部电极表面形成的外延结构碰触到衬底上应与该内部电极隔离的电性结构而引起短路，有助于提升半导体结构的可靠性及性能。

图1A是本发明一实施例中形成深槽电容器于衬底中并形成鳍片和鳍状接触部后的平面示意图。图1B是图1中AA'线的剖面示意图。图1C是图1中BB'线的剖面示意图。如图1A至图1C所示，本发明实施例的半导体结构的形成方法中，首先提供衬底10，衬底10包含掺杂衬底层101、位于所述掺杂衬底层101上的掩埋氧化物层102以及位于所述掩埋氧化物层102上的器件层103。一实施例中，衬底10为绝缘体上硅(SOI)衬底，掺杂衬底层101例如为N型重掺杂硅衬底，掩埋氧化物层102例如为氧化硅层，器件层103例如为P型硅层。掺杂衬底层101的厚度例如在50μm～500μm范围，掩埋氧化物层102的厚度例如在100nm～500nm范围，器件层103的厚度例如在50nm～500nm范围，但不限于此。

如图1A至图1C所示，深槽电容器TC形成于衬底10中。形成所述深槽电容器TC的过程例如包括：通过光刻工艺以及刻蚀工艺在衬底10中形成深槽DT，所述深槽DT穿透器件层103和掩埋氧化物层102并且可以延伸到掺杂衬底层101中的预定深度(例如几微米)；形成深槽电容器于所述深槽DT中，首先在深槽DT内形成节点介电层201，节点介电层201保形地覆盖被深槽DT暴露的掺杂衬底层101表面，并且可覆盖被深槽DT暴露的掩埋氧化物层102的部分表面，之后，在深槽DT内形成内部电极IE，例如先在深槽DT内形成阻挡层202，阻挡层202可以包含氮化钛(TiN)、氮化钽(TaN)或具有低欧姆接触电阻的其它金属，阻挡层202沿节点介电层201的表面形成，并且阻挡层202的顶端可低于节点介电层201的顶端，再沉积掺杂多晶硅层203，使其填充深槽DT，然后通过回刻蚀工艺或者平坦化工艺去除深槽DT外的掺杂多晶硅层203，深槽DT内的阻挡层202和掺杂多晶硅层203构成内部电极IE。

本实施例中，内部电极IE贯穿衬底10中的器件层103和掩埋氧化物层102并深入掺杂衬底层101。所述深槽电容器TC包括深槽DT、覆盖所述深槽DT的部分内表面的节点介电层201和内部电极IE，掺杂衬底层101用作深槽电容器TC的另一个电极(或外部电极)。

如图1A至图1C所示，刻蚀衬底10中的器件层103和深槽TC中的内部电极IE，以对器件层103和内部电极IE进行图形化处理，露出所述掩埋氧化物层102，在刻蚀过程中，部分掩埋氧化物层102也可能被去除，经过刻蚀，所述器件层103形成鳍片103a，所述内部电极IE的一部分形成连接所述鳍片103a的鳍状接触部203a。

为了降低鳍状接触部203a与后续形成的晶体管的掺杂区之间的接触电阻，参照图2(与图1B所示的剖面位置相同)，可选地，在形成所述深槽电容器TC之后，且在形成所述鳍片103a之前或之后，可以利用光阻作为掩模进行离子注入，在内部电极IE的上部形成一高掺杂区203b，以提高所述鳍状接触部203a的离子掺杂浓度，有助于降低所述接触电阻。高掺杂区203b的深度例如小于或等于器件层103的厚度。

接着形成一字线隔离层于衬底10上。所述字线隔离层用于绝缘隔离内部电极IE和后续形成于衬底10上的字线，并避免内部电极IE与应与其隔离的其它后续形成的电性组件(如晶体管的源漏外延结构)短路。如图3所示，一实施例中，字线隔离层30覆盖形成鳍片103a和鳍状接触部203a后的衬底10的顶表面，并且，字线隔离层30中的开口将鳍片103a及周围的部分区域暴露。如图4所示，另一实施例中，字线隔离层30对应于深槽电容器TC及深槽电容器TC周围的掩埋氧化物层102形成，而鳍片103a及衬底10上的其它区域被暴露。下文中以图4所示的结构为例进行说明。

图5和图6例如为沿图4中CC'截取的剖面。参照图5和图6，所述字线隔离层30形成于所述掩埋氧化物层102表面、所述鳍状接触部203a表面、以及所述掩埋氧化物层102和所述鳍状接触部203a之间的所述内部电极IE表面(即鳍状接触部203a周围的同一深槽DT内的内部电极IE表面)被所述字线隔离层30覆盖，所述字线隔离层30暴露鳍片103a。

所述字线隔离层30例如包括多层材料，并且其中一层为高k介质层302，其技术效果在于，在后续形成侧墙的刻蚀工艺中，可以利用所述高k介质层302保护鳍状接触部203a和掩埋氧化物层102之间的内部电极IE，避免这部分内部电极IE被暴露而产生可靠性问题。所述高k介质层302的介电常数例如大于3.9。具体地，所述高k介质层302例如包括HfO、HfSiO_x及Al₂O₃中的至少一种，它们与氧化硅及氮化硅均具有较佳的刻蚀选择性。但本发明不限于采用高k介质层302保护内部电极IE避免暴露，也可以采用其它材料。

如图5所示，所述字线隔离层30可包括底部介质层301和堆叠于所述底部介质层301表面的高k介质层302，底部介质层301例如为ONO(氧化硅-氮化硅-氧化硅)层或者氧化硅层。但不限于此，如图6所示，一实施例中，所述字线隔离层30包括底部介质层301、堆叠于所述底部介质层301上的高k介质层302和堆叠于所述高k介质层302上的顶部介质层303，底部介质层301和顶部介质层303例如采用氧化硅。下文中以图5所示的结构为例进行说明。

示例性地，形成所述字线隔离层30于衬底10上包括如下过程：形成一多层介质膜于所述衬底10上；去除部分区域的所述多层介质膜，以剩余的所述多层介质膜作为所述字线隔离层30。根据该过程获得的字线隔离层30中，各层介质材料的覆盖范围基本相同。在去除部分区域的所述多层介质膜时，可以通过光刻工艺及干法或湿法刻蚀工艺先对顶层的介质层进行图形化处理，并利用图形化后的顶层的介质层作为掩膜，干法或湿法刻蚀下方的介质膜，在此过程中，鳍片103a以及深槽电容器TC周围的掩埋氧化物层102也可能被刻蚀。

图7A是本发明一实施例中形成字线于衬底上的平面示意图。图7B是图7A中DD'线的剖面示意图。参照图7A和图7B，接着，形成字线WL于衬底10上，其中至少一条所述字线WL与所述鳍片103a相交并构成所述鳍片103a表面的晶体管的栅极，至少一条所述字线WL间隔所述字线隔离层30位于所述内部电极IE上，图7A中虚线框示意了两条字线WL。所述字线隔离层30使所述字线WL与所述内部电极IE绝缘。所述字线WL的材料例如为多晶硅，可以通过沉积多晶硅层并刻蚀所述多晶硅层而形成所述字线WL，在刻蚀所述多晶硅层时，可利用硬掩模(如图7B所示的氮化硅硬掩模HM1和堆叠在其上的氧化硅硬掩模HM2)进行保护。在形成字线WL于衬底10上之前，可以先在鳍片103a上形成栅介质层(未示出)。

一实施例中，此处形成的字线WL为虚置字线(dummyWL)，后续在所述字线WL两侧形成侧墙以及源漏外延结构之后，可去除所述字线WL形成栅极深槽，并利用替换金属栅极(RMG)工艺在所述栅极深槽内形成金属字线。

图8A是本发明一实施例中在字线两侧形成侧墙后的平面示意图。图8B是图8A中EE'线的剖面示意图。参照图8A和图8B，形成侧墙SP于所述字线WL两侧，并且，所述字线隔离层30仍覆盖所述掩埋氧化物层102和所述鳍状接触部203a之间的内部电极IE表面。示例性地，形成侧墙SP包括如下过程：在形成字线WL后的衬底10的顶表面保形地沉积氧化硅层；然后，利用各向异性蚀刻工艺，刻蚀所述氧化硅层，露出所述氧化硅硬掩模HM2和鳍片103a的顶表面，剩余的所述氧化硅层覆盖在所述字线WL两侧，形成侧墙SP。

如图8B所示，在形成侧墙SP的过程中，所述字线隔离层30可以保护内部电极IE，尤其是，由于所述字线隔离层30覆盖所述掩埋氧化物层102和所述鳍状接触部203a之间的所述内部电极IE表面，在使所述字线WL与所述内部电极IE绝缘隔离的同时，避免位于所述掩埋氧化物层102和所述鳍状接触部203a之间的所述内部电极IE被暴露，避免后续在这部分所述内部电极IE形成外延生长而影响半导体结构的可靠性。根据本发明一些实施例，所述字线隔离层30采用与侧墙SP材料具有较佳选择性的高k介质层302，可以避免侧墙工艺对字线隔离层30的蚀刻。在形成侧墙SP之后，可对所述字线WL两侧的所述鳍片进行源漏离子注入，以形成所述鳍片103a表面的晶体管的源区和漏区。

图9A是本发明一实施例中在字线两侧的鳍片表面分别形成源漏外延结构后的剖面示意图。如图9A所示，接着进行外延工艺，在所述字线两侧的所述鳍片103a表面分别形成源漏外延结构40。每个所述源漏外延结构40与所述字线侧面的源区或漏区连接，可以增加所述鳍片103a表面的晶体管的源区和漏区的范围。

图9B是图9A中FF'线的剖面示意图。图9C是图9A中GG'线的剖面示意图。参照图9A至图9C，一实施例中，在进行所述外延工艺之前，除了鳍状接触部203a与掩埋氧化物层102之间的内部电极IE(即鳍状接触部203a周围同一深槽DT内的内部电极IE)的顶表面被字线隔离层30覆盖外，与鳍片103接触一侧且未形成所述字线WL及侧墙SP的所述鳍状接触部203a的顶表面也几乎全部被字线隔离层30覆盖，从而，一方面，由于鳍状接触部203a周围同一深槽DT内的内部电极IE顶表面被字线隔离层30覆盖，在进行所述外延工艺时，这些区域不会形成外延生长，可以避免内部电极IE暴露而导致形成不容易控制的外延生长，可能引起前述的短路问题，另一方面，与鳍片103接触一侧且未形成所述字线WL及侧墙SP的所述鳍状接触部203a的顶表面也几乎全部被字线隔离层30覆盖，这使得连接源漏外延结构40的鳍状接触部203a的顶表面的外延生长区域较少，不利于提高内部电极IE的电流收集能力，例如，对于eDRAM而言，相对于使连接源漏外延结构40的鳍状接触部203a的顶表面产生较多外延生长的情形，使连接源漏外延结构40的鳍状接触部203a的顶表面也被字线隔离层30覆盖会使得晶体管的漏极饱和电流Idsat降低。为了提高内部电极IE的电流收集能力，需减少覆盖在连接源漏外延结构40的鳍状接触部203a顶表面的字线隔离层30范围。

图10A至图10C是本发明又一实施例中形成字线隔离层于衬底上的剖面示意图。具体地，图10A示出了在形成如图5所示的图形化的多层介质膜的基础上形成一平坦化层304于衬底10上后的剖面。参照图10A，根据又一实施例，在形成如图5所示的图形化的多层介质膜的基础上，形成平坦化层304于所述多层介质膜上，例如先涂敷平坦化材料于衬底10和深槽电容器TC上，再回刻蚀所述平坦化材料以形成平坦化层304，所得到的平坦化层304的顶表面低于所述鳍片103a和所述鳍状接触部203a的顶表面。所述平坦化层304覆盖位于所述掩埋氧化物层102和所述鳍状接触部203a之间的所述多层介质膜，所述多层介质膜位于所述鳍状接触部203a顶表面的部分被露出。

图10B示出了在图10A的基础上选择性刻蚀字线隔离层30后的剖面。参照图10B，以所述平坦化层304为掩模，刻蚀去除字线隔离层30中被暴露的所述高k介质层302。图10C示出了在图10B的基础上去除平坦化层304后的剖面。参照图10C，之后去除所述平坦化层304。该实施例中，以经过如图10A至图10C所示处理的所述多层介质膜作为字线隔离层30。

通过上述过程，使得字线隔离层30的不同区域的介质层的堆叠数量不同，例如，位于鳍状接触部203a顶表面的字线隔离层30为ONO层，而位于鳍状接触部203a与掩埋氧化物层102之间的内部电极IE顶表面的字线隔离层30则包括ONO层和堆叠在所述ONO层上的高k介质层302。相较于覆盖在鳍状接触部203a周围的同一深槽DT内的内部电极IE顶表面的字线隔离层30，覆盖在鳍状接触部203a顶表面的字线隔离层30的厚度较低，与侧墙材料的刻蚀选择性变差。

图11是本发明又一实施例中形成字线和侧墙于衬底上的剖面示意图。参照图11，根据又一实施例，在图10C所示结构的基础上，形成字线WL于衬底10上，至少一条所述字线WL与所述鳍片103a相交并构成所述鳍片103a表面的晶体管的栅极，至少一条所述字线WL间隔所述字线隔离层30位于所述内部电极IE上，所述字线隔离层30使所述字线WL与所述内部电极IE绝缘。在形成字线WL于衬底10上之前，可以先在鳍片103a上形成栅介质层(未示出)。

进一步地，形成侧墙SP于所述字线WL两侧，并且，所述字线隔离层30仍覆盖所述掩埋氧化物层102和所述鳍状接触部203a之间的所述内部电极IE表面。形成所述字线WL和侧墙SP的工艺可参照前面的实施例。该实施例中，由于位于所述鳍状接触部203a顶表面的所述字线隔离层30与侧墙SP材料的刻蚀选择性较差，在形成侧墙SP的刻蚀过程中，所述鳍状接触部203a与鳍片103接触一侧且未形成所述字线WL及侧墙SP的的顶表面上的字线隔离层30被去除，使得所述鳍状接触部203a与鳍片103接触一侧的顶表面被充分暴露。另外，覆盖在鳍状接触部203a周围同一深槽DT内的内部电极IE顶表面的字线隔离层30与侧墙材料的刻蚀选择性较佳，在形成侧墙SP之后，这部分字线隔离层30保留。

图12A是本发明又一实施例中在所述栅极两侧的鳍片表面分别形成源漏外延结构后一方向的剖面示意图。图12B是本发明另一实施例中在所述栅极两侧的鳍片表面分别形成源漏外延结构后另一方向的剖面示意图。图12A与图11所示的剖面位置相同，图12B所示的例如为从图12A中HH'线截取且与图12A所示的剖面垂直的剖面。参照图12A和图12B，在图11所示结构的基础上，接着进行外延工艺，在所述字线两侧的所述鳍片103a表面分别形成源漏外延结构40。每个所述源漏外延结构40与所述字线侧面的源区或漏区连接。该实施例中，由于所述鳍状接触部203a与鳍片103接触一侧且未形成所述字线WL及侧墙SP的的顶表面上的字线隔离层30被去除，在进行所述外延工艺中，所述鳍状接触部203a与鳍片103接触一侧的顶表面及与该顶表面相连接的鳍状接触部203a的部分侧表面形成外延生长，使得鳍状接触部203a与所连接的晶体管相应的源区或漏区的接触面积增大，接触电阻降低，有利于提升内部电极IE的电流收集能力，提高eDRAM的漏极饱和电流Idsat，并且，由于鳍状接触部203a周围同一深槽DT内的内部电极IE被字线隔离层30覆盖，使得内部电极的外延生长区域被有效控制，能够避免内部电极表面形成的外延结构与应与该内部电极IE隔离的电性结构(如其它晶体管的源漏外延结构)连接而导致短路，进而影响器件的可靠性。

本发明实施例还涉及一种半导体结构。所述半导体结构例如用于采用eDRAM的器件。所述半导体结构的制作可采用上述实施例中描述的半导体结构的形成方法。

参照图1至图12B，所述半导体结构包括：

衬底10，所述衬底10包含掺杂衬底层101、位于所述掺杂衬底层101上的掩埋氧化物层102以及位于所述掩埋氧化物层102上的器件层103，其中，所述器件层103形成为鳍片103a；

深槽电容器TC，形成于所述衬底10中，所述深槽电容器TC包括形成于所述衬底10的深槽DT中的内部电极IE和介于所述内部电极IE和所述掺杂衬底层101之间的节点介电层201，所述深槽DT和所述内部电极IE贯穿所述器件层103和所述掩埋氧化物层102并深入所述掺杂衬底层101，所述内部电极IE具有连接所述鳍片103a的鳍状接触部203a；

字线WL，形成于所述衬底10上，至少一条所述字线WL与所述鳍片103a相交并在所述鳍片103a表面构成晶体管的栅极，所述字线WL两侧被侧墙SP覆盖；

字线隔离层30，形成于所述衬底10上，至少一条所述字线WL间隔所述字线隔离层30位于所述内部电极IE上，所述字线隔离层30覆盖所述掩埋氧化物层102和所述鳍状接触部203a之间的所述内部电极IE表面且暴露所述鳍片103a；以及

源漏外延结构40，分别形成于所述字线WL两侧的所述鳍片103a表面。

所述半导体结构中，所述字线隔离层30除了隔离字线WL和内部电极IE，使所述字线WL和所述内部电极IE绝缘，而且，所述字线隔离层30还覆盖掩埋氧化物层102和鳍状接触部203a之间的内部电极IE表面，能够保护这部分所述内部电极IE避免被暴露，在进行外延工艺时避免内部电极表面形成的外延结构与应与该内部电极IE隔离的电性结构(如其它晶体管的源漏外延结构)连接而导致短路，进而影响器件的可靠性。

所述内部电极IE例如包括掺杂多晶硅。一实施例中，所述内部电极IE采用掺杂多晶硅，并且，鳍状接触部203a相对于所述内部电极IE的其它区域可具有较高的掺杂浓度。一实施例中，所述字线包括多晶硅或者金属。所述字线WL与鳍片103a之间可形成有栅介质层(未示出)，所述栅介质层的侧面被侧墙SP覆盖。

可选地，所述字线隔离层30包括底部介质层301和堆叠于所述底部介质层301上的高k介质层302，所述底部介质层301例如为ONO层或氧化硅层。所述字线隔离层30还可包括堆叠于高k介质层302上的顶部氧化硅层。

进一步地，一些实施例中，所述字线隔离层30还覆盖至少部分所述鳍状接触部203a的顶表面，并且，所述鳍状接触部203a的顶表面上的字线隔离层30与覆盖掩埋氧化物层102和鳍状接触部203a之间的内部电极IE表面的字线隔离层30的结构有所不同，位于所述鳍状接触部203a顶表面的字线隔离层30包括底部介质层301(例如为ONO层或者氧化硅层)，而不包括高k介质层302，而位于掩埋氧化物层102和鳍状接触部203a之间的内部电极IE表面的字线隔离层30包括底部介质层301和高k介质层302，也即，所述字线隔离层30中，位于所述高k介质层302下方的介质层还延伸覆盖于所述鳍状接触部203a的至少部分顶表面，以确保掩埋氧化物层102和鳍状接触部203a之间的内部电极IE表面在侧墙工艺中不被暴露，同时，与鳍片103a接触一侧且未形成所述字线WL及侧墙SP的鳍状接触部203a的顶表面被暴露，使得在鳍状接触部203a与鳍片103a接触一侧的顶表面形成与所述源漏外延结构连接的外延结构，可以提升内部电极IE的电流收集能力，提高eDRAM的漏极饱和电流Idsat。

需要说明的是，本说明书中的实施例采用递进的方式描述，对于实施例中的半导体结构而言，其余实施例公开的半导体结构的形成方法相对应，所以描述的较少，相关之处可实施例中的参见半导体结构的形成方法。

上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包含掺杂衬底层、位于所述掺杂衬底层上的掩埋氧化物层以及位于所述掩埋氧化物层上的器件层；

形成深槽于所述衬底中，所述深槽贯穿所述器件层和所述掩埋氧化物层并深入所述掺杂衬底层；

形成深槽电容器于所述深槽中，所述深槽电容器包括覆盖所述深槽的部分内表面的节点介电层和填充于所述深槽中的内部电极，所述节点介电层将所述内部电极和所述掺杂衬底层隔开；

刻蚀所述器件层和所述内部电极以露出下方的所述掩埋氧化物层，刻蚀后的所述器件层形成鳍片，刻蚀后的所述内部电极的一部分形成连接所述鳍片的鳍状接触部；

形成字线隔离层于所述衬底上，所述字线隔离层暴露所述鳍片；

形成字线于所述衬底上，至少一条所述字线与所述鳍片相交并在所述鳍片表面构成晶体管的栅极，至少一条所述字线间隔所述字线隔离层位于所述内部电极上；

形成侧墙于所述字线两侧，使所述字线隔离层覆盖所述掩埋氧化物层和所述鳍状接触部之间的所述内部电极表面；以及

进行外延工艺，在所述栅极两侧的所述鳍片表面分别形成源漏外延结构。

2.如权利要求1所述的形成方法，其特征在于，形成所述字线隔离层于所述衬底上包括：

形成一多层介质膜于所述衬底上，所述多层介质膜包括底部介质层和堆叠于所述底部介质层上的高k介质层；以及

去除部分区域的所述多层介质膜，以剩余的所述多层介质膜作为所述字线隔离层。

3.如权利要求2所述的形成方法，其特征在于，去除部分区域的所述多层介质膜之后，形成所述字线隔离层于所述衬底上还包括：

形成一平坦化层于所述多层介质膜上，所述平坦化层的顶表面低于所述鳍片和所述鳍状接触部的顶表面，所述平坦化层覆盖位于所述掩埋氧化物层和所述鳍状接触部之间的所述多层介质膜，所述多层介质膜位于所述鳍状接触部顶表面的部分被露出；

去除所述多层介质膜位于所述鳍状接触部顶表面的部分中的所述高k介质层；以及

去除所述平坦化层。

4.如权利要求2所述的形成方法，其特征在于，所述多层介质膜包括ONO层和堆叠于所述ONO层上的所述高k介质层。

5.如权利要求2所述的形成方法，其特征在于，所述多层介质膜包括氧化硅层和堆叠于所述氧化硅层上的所述高k介质层。

6.如权利要求2所述的形成方法，其特征在于，所述多层介质膜包括底部氧化硅层、堆叠于所述底部氧化硅层上的所述高k介质层以及堆叠于所述高k介质层上的顶部氧化硅层。

7.如权利要求1所述的形成方法，其特征在于，所述内部电极包括掺杂多晶硅。

8.如权利要求7所述的形成方法，其特征在于，在形成所述深槽电容器之后，并且在形成所述鳍片之前或者形成所述鳍片之后，所述形成方法还包括：

进行离子注入，以提高所述鳍状接触部的离子掺杂浓度。

9.一种半导体结构，其特征在于，包括：

衬底，包含掺杂衬底层、位于所述掺杂衬底层上的掩埋氧化物层、以及位于所述掩埋氧化物层上的器件层，其中，所述器件层形成为鳍片；

深槽电容器，形成于所述衬底中，所述深槽电容器包括形成于所述衬底的深槽中的内部电极和介于所述内部电极和所述掺杂衬底层之间的节点介电层，所述深槽和所述内部电极贯穿所述器件层和所述掩埋氧化物层并深入所述掺杂衬底层，所述内部电极具有连接所述鳍片的鳍状接触部；

字线，形成于所述衬底上，至少一条所述字线与所述鳍片相交并在所述鳍片表面构成晶体管的栅极，所述字线两侧被侧墙覆盖；

字线隔离层，形成于所述衬底上，至少一条所述字线间隔所述字线隔离层位于所述内部电极上，所述字线隔离层覆盖所述掩埋氧化物层和所述鳍状接触部之间的所述内部电极表面且暴露所述鳍片；以及

源漏外延结构，分别形成于所述栅极两侧的所述鳍片表面。

10.如权利要求9所述的半导体结构，其特征在于，所述内部电极包括掺杂多晶硅。

11.如权利要求9所述的半导体结构，其特征在于，所述字线隔离层包括ONO层和堆叠于所述ONO层上的所述高k介质层。

12.如权利要求9所述的半导体结构，其特征在于，所述字线隔离层包括氧化硅层和堆叠于所述氧化硅层上的所述高k介质层。

13.如权利要求9所述的半导体结构，其特征在于，所述字线隔离层包括底部氧化硅层、堆叠于所述底部氧化硅层上的所述高k介质层以及堆叠于所述高k介质层上的顶部氧化硅层。

14.如权利要求11至13任一项所述的半导体结构，其特征在于，所述字线隔离层中，位于所述高k介质层下方的介质层还延伸覆盖于所述鳍状接触部的至少部分顶表面。

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