CN114093818A - 半导体结构及其制备方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其制备方法，所述制备方法包括如下步骤：提供半导体衬底；于所述半导体衬底内形成沟槽；形成第一绝缘层，所述第一绝缘层至少覆盖所述沟槽内壁；形成沟道层，所述沟道层至少覆盖所述第一绝缘层内壁；形成第二绝缘层，所述第二绝缘层至少覆盖所述沟道层内壁；于所述沟槽内填充字线结构；去除部分半导体衬底、部分第一绝缘层及部分沟道层，于所述第二绝缘层外侧壁形成凹陷区域；于所述凹陷区域内形成源漏极，所述源漏极与所述沟道层电连接。本发明的优点在于，利用第一绝缘层将沟道层与半导体衬底隔离，从而避免衬底漏电流的产生，提高了半导体结构的可靠性。

Description

半导体结构及其制备方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其制备方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由用于存储数据的存储单元阵列以及位于所述存储单元阵列外围的外围电路组成。每个存储单元通常包括晶体管和电容器。所述晶体管上的字线电压能够控制晶体管的开启和关闭，从而通过位线读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
随着制程工艺的不断发展，晶体管的尺寸也越小，而晶体管的沟道电场强度不断增强，随着DRAM的工艺节点来到20nm及以下，晶体管的衬底漏电流问题也越来越严重，会导致器件的可靠性问题。例如，器件Snapback击穿，CMOS电路的拴锁效应(Latch up effect)和器件寿命的降低等。
因此，如何避免衬底漏电流，成为目前亟需解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种半导体结构及其制备方法，其能够避免衬底漏电流，提高半导体结构的可靠性。
为了解决上述问题，本发明提供了一种半导体结构的制备方法，其包括如下步骤：提供半导体衬底；于所述半导体衬底上形成沟槽；形成第一绝缘层，所述第一绝缘层至少覆盖所述沟槽内壁；形成沟道层，所述沟道层至少覆盖所述第一绝缘层内壁；形成第二绝缘层，所述第二绝缘层至少覆盖所述沟道层内壁；于所述沟槽内填充字线结构；去除部分半导体衬底、部分第一绝缘层及部分沟道层，于所述第二绝缘层外侧壁形成凹陷区域；于所述凹陷区域内形成源漏极，所述源漏极与所述沟道层电连接。
进一步，所述半导体衬底具有多个独立的有源区，所述有源区通过浅沟槽隔离结构隔离，所述沟槽形成在所述有源区内。
进一步，所述字线结构包括导电结构及位于所述导电结构上的第三绝缘层，所述导电结构包括阻挡层及第一导电层。
进一步，形成沟道层的步骤进一步包括：至少于所述第一绝缘层内壁形成一半导体层；对所述半导体层进行掺杂，形成所述沟道层。
进一步，对所述半导体层进行掺杂的方法是，采用离子注入工艺对所述半导体层进行掺杂。
进一步，所述第一绝缘层还覆盖所述半导体衬底上方区域，所述沟道层还覆盖位于所述半导体衬底上方的第一绝缘层表面，所述第二绝缘层还覆盖位于所述半导体衬底上方的沟道层表面，于所述沟槽内填充字线结构的步骤进一步包括如下步骤：于所述第二绝缘层表面形成所述阻挡层，所述阻挡层还覆盖半导体衬底上方的第二绝缘层表面；于所述阻挡层表面形成第一导电层，且所述第一导电层填充所述沟槽；回刻所述第一导电层及所述阻挡层，使所述第一导电层及所述阻挡层的顶面低于所述半导体衬底的顶面，并去除所述半导体衬底上方的膜层，以所述第一绝缘层作为刻蚀停止层；形成所述第三绝缘层，所述第三绝缘层填充所述沟槽，并且覆盖所述半导体衬底上方区域；去除所述半导体衬底上方的膜层，以所述半导体衬底为刻蚀停止层。
进一步，所述第一绝缘层与所述第三绝缘层的材料不同。
进一步，于所述凹陷区域内形成源漏极的步骤进一步包括：沉积第二导电层，所述第二导电层填充所述凹陷区域，并覆盖所述半导体衬底的表面；对所述第二导电层进行刻蚀，至所述第三绝缘层停止，以形成所述源漏极。
进一步，沉积第二导电层的步骤，进一步包括如下步骤：沉积半导体层，所述半导体层填充所述凹陷区域，并覆盖所述半导体衬底的表面；对所述半导体层进行等离子体注入或离子掺杂，以增强所述半导体层的导电性。
本发明还提供一种半导体结构，其包括：半导体衬底，所述半导体衬底具有沟槽；第一绝缘层，覆盖所述沟槽内壁；沟道层，覆盖所述第一绝缘层内壁；第二绝缘层，覆盖所述沟道层内壁；字线结构，填充在所述沟槽内；源漏极，设置在所述第二绝缘层的外侧壁，并与所述沟道层电连接。
进一步，所述半导体衬底具有多个独立的有源区，所述有源区通过浅沟槽隔离结构隔离，所述沟槽形成在所述有源区。
进一步，所述沟槽的深度为50～300nm，所述沟槽的宽度为20～100nm。
进一步，所述第一绝缘层的厚度为1～30nm。
进一步，所述沟道层的厚度为3～30nm。
进一步，所述第一绝缘层的顶面低于所述沟道层的顶面，所述沟道层的顶面低于所述第二绝缘层的顶面。
进一步，所述源漏极的上表面与所述字线结构的上表面齐平。
进一步，所述源漏极的上表面与所述浅槽隔离结构的上表面齐平。
本发明的优点在于，利用第一绝缘层将沟道层与半导体衬底隔离，从而避免衬底漏电流的产生，提高了半导体结构的可靠性。
附图说明
图1是本发明半导体结构的制备方法的一实施例的步骤示意图；
图2～图14是本发明半导体结构的制备方法的一实施例的工艺流程图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其制备方法的具体实施方式做详细说明。
图1是本发明半导体结构的制备方法的一实施例的步骤示意图。请参阅图1，所述半导体结构的制备方法包括如下步骤：提供半导体衬底；于所述半导体衬底内形成沟槽；形成第一绝缘层，所述第一绝缘层至少覆盖所述沟槽内壁；形成沟道层，所述沟道层至少覆盖所述第一绝缘层内壁；形成第二绝缘层，所述第二绝缘层至少覆盖所述沟道层内壁；于所述沟槽内填充字线结构；去除部分半导体衬底、部分第一绝缘层及部分沟道层，于所述第二绝缘层外侧壁形成凹陷区域；于所述凹陷区域内形成源漏极，所述源漏极与所述沟道层电连接。
图2～图14是本发明半导体结构的制备方法的一实施例的工艺流程图。
请参阅图2，提供半导体衬底200。所述半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
进一步，在该实施例中，所述半导体衬底200具有多个独立的有源区201，所述有源区201通过浅沟槽隔离结构202隔离。所述浅沟槽隔离结构的材料可为氧化物等绝缘材料。
请参阅图3，于所述半导体衬底200内形成沟槽210。
在该实施例中，在所述有源区201形成所述沟槽210。如图3所示，在一个所述有源区201形成两个沟槽210。
形成所述沟槽的方法可以为，在所述半导体衬底200上形成图形化的硬掩膜层300；采用光刻及刻蚀工艺将所述硬掩膜层300的图案转移到所述半导体衬底200上，形成所述沟槽210。其中，所述沟槽210的深度可为50～300nm，宽度可为20～100nm，以为后续工艺形成的结构提供足够的空间。在该步骤之后，所述硬掩膜层并未被去除，以在后续工艺中对所述半导体衬底200起到保护作用。
请参阅图4，形成第一绝缘层220，所述第一绝缘层220至少覆盖所述沟槽210内壁。其中，可采用原子层沉积(ALD)工艺形成所述第一绝缘层220，该种工艺形成的第一绝缘层220结构致密，阻挡作用强。在本实施例中，所述第一绝缘层220为氮化物，例如氮化硅，在本发明其他实施例中，所述第一绝缘层220也可为其他绝缘材料，例如氧化物等。所述第一绝缘层220的厚度范围为1～30nm，使其既能够起到有效阻挡漏电流的作用，又能够避免占用过多的有源区202的空间，进而影响半导体器件性能。
进一步，所述第一绝缘层220不仅覆盖所述沟槽210的内壁，还覆盖所述半导体衬底200的表面。具体地说，在本实施例中，由于所述半导体衬底200表面具有硬掩膜层300，因此，所述第一绝缘层220不仅覆盖所述沟槽210的内壁，还覆盖所述半导体衬底200表面的硬掩膜层300。
请参阅图5，形成沟道层230，所述沟道层230至少覆盖所述第一绝缘层220内壁。进一步，所述沟道层230不仅覆盖所述第一绝缘层220的内壁，还覆盖所述半导体衬底200上方的第一绝缘层220上表面。
其中，形成所述沟道层230的方法是：
至少于所述第一绝缘层220内壁形成一半导体层，在一实施例中，所述半导体层不仅覆盖所述第一绝缘层220的内壁，还覆盖所述半导体衬底200上方的第一绝缘层220上表面。所述半导体层可采用低压力化学气相沉积法(LPCVD)形成，也可采用低压力化学气相沉积法与外延工艺共同形成。所述半导体层包括但不限于硅、锗等结构层。
对所述半导体层进行掺杂，形成所述沟道层230。其中，对所述半导体层进行掺杂的方法是，采用离子注入工艺对所述半导体层进行掺杂。具体地说，在本实施例中，采用离子注入工艺对半导体层进行硼(B)掺杂，以形成沟道层230。
进一步，在形成所述沟道层230后，对所述沟道层230进行快速热处理(rapidthermal process，RTP)，以修复沟道层230的晶格损伤，增加沟道层230的载流子迁移率，保证半导体器件性能。
进一步，所述沟道层230的厚度为3～30nm，使得所述沟道层230既能够满足半导体器件的需求，又避免占用有源区空间，影响后续字线结构的形成。
请参阅图6，形成第二绝缘层240，所述第二绝缘层240至少覆盖所述沟道层230内壁。所述第二绝缘层240作为后续字线结构与沟道层之间的绝缘层。所述第二绝缘层240的厚度可为15～40埃，若其太薄，起不到字线结构与沟道层之间绝缘的作用，若太厚，则会增大半导体器件的阈值电压，影响半导体器件的性能。
所述第二绝缘层240的材料可为氧化物或者高K介质材料。例如，所述氧化物可为氧化硅、所述高K介质材料可为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO或Ta2O5。进一步，所述第二绝缘层240的材料与所述第一绝缘层210的材料不同，使得在后续工艺中，在同一刻蚀条件下，所述第二绝缘层240与所述第一绝缘层220具有不同的刻蚀速率，进而可进行选择性刻蚀。
进一步，在该实施例中，所述第二绝缘层240不仅覆盖所述沟道层230内壁，还覆盖所述半导体衬底200上方的沟道层230的上表面。
请参阅图7～图11，于所述沟槽210内填充字线结构250，所述字线结构250包括导电结构251及位于所述导电结构251上的第三绝缘层252。所述导电结构251包括阻挡层251A及第一导电层251B。所述第三绝缘层252的材料与所述第一绝缘层220的材料不同，以在后续刻蚀工艺中，在同一刻蚀条件下，所述第三绝缘层252与所述第一绝缘层220具有不同的刻蚀速率，进而可进行选择性刻蚀。
具体地说，在本实施例中，于所述沟槽210内填充字线结构250的方法包括如下步骤：
请参阅图7，于所述第二绝缘层240表面形成阻挡层251A，所述阻挡层251A还覆盖半导体衬底200上方的第二绝缘层240上表面。所述阻挡层251A可为TiN层或者Ti与TiN的复合层。所述阻挡层251A的厚度可为2～7nm。
请参阅图8，于所述阻挡层251A上形成第一导电层251B，所述第一导电层251B填充所述沟槽210并且覆盖所述半导体衬底200上方的阻挡层251A的上表面。所述第一导电层251B可为金属钨层。在本实施例中，采用化学气相沉积(CVD)的方法形成所述第一导电层251B，并进行化学机械研磨，以使所述第一导电层251B表面平整。在本发明其他实施例中，可采用其他沉积方法形成所述第一导电层251B，例如，物理气相沉积(PVD)。
请参阅图9，采用干法刻蚀回刻所述第一导电层251B及所述阻挡层251A，使所述第一导电层251B及所述阻挡层251A的顶面低于所述半导体衬底200的顶面。在该步骤结束后，所述沟槽210的部分区域填充有所述导电结构251，所述第二绝缘层240的部分侧壁被暴露。其中，所述第一导电层251B的上表面至所述半导体衬底200的顶面的距离可为20～150nm。
进一步，去除所述半导体衬底200上方的膜层，以所述第一绝缘层220作为刻蚀停止层。具体地说，位于所述半导体衬底200上方的第一导电层251B、阻挡层251A、第二绝缘层240及沟道层230被去除，所述第一绝缘层220被保留。
进一步，在采用干法刻蚀后，再采用湿法刻蚀工艺，去除所述第二绝缘层240侧壁残留的阻挡层251A。
请参阅图10，形成第三绝缘层252，所述第三绝缘层252填充所述沟槽210，并且覆盖所述半导体衬底200上方区域。具体地说，在本实施例中，所述第三绝缘层252填充所述沟槽210，并覆盖位于所述半导体衬底200上方的第一绝缘层220的表面。所述第三绝缘层252的材料可为SiON。
请参阅图11，去除所述半导体衬底200上方的膜层，以所述半导体衬底200为刻蚀停止层。在本实施例中，采用干法刻蚀去除所述半导体衬底200上方的第三绝缘层252、第一绝缘层220及硬掩膜层300，暴露出所述半导体衬底200。在该步骤结束后，所述第一绝缘层220、沟道层230、第二绝缘层240及第三绝缘层252的顶面与所述半导体衬底200的顶面平齐。
请参阅图12，去除部分半导体衬底200、部分第一绝缘层220及部分沟道层230，于所述第二绝缘层240外侧壁形成凹陷区域260。在该步骤中，采用干法刻蚀工艺进行刻蚀。其中，可选择对所述第三绝缘层252及第二绝缘层240刻蚀速率小的刻蚀物质进行刻蚀，以避免所述第三绝缘层252及第二绝缘层240被去除。在本实施例中，刻蚀物质对所述第一绝缘层220的刻蚀速率大于对半导体衬底200及沟道层230的刻蚀速率，对半导体衬底200及沟道层230的刻蚀速率大于对第二绝缘层240及第三绝缘层252的刻蚀速率，进而能够在所述第二绝缘层240的外侧壁形成凹陷区域260。
例如，在一实施例中，形成凹陷区域后，所述第一绝缘层220的刻蚀深度为10～80nm，所述半导体衬底200及沟道层230的刻蚀深度为5～60nm，所述第三绝缘层252的剩余厚度为50～80nm。
请参阅图13及图14，于所述凹陷区域260内形成源漏极270，所述源漏极270与所述沟道层230电连接。所述源漏极270由导电材料构成，其填充所述凹陷区域260。所述源漏极270的材料包括但不限于多晶硅。
进一步，于所述凹陷区域260内形成源漏极270的方法包括如下步骤：
请参阅图13，沉积半导体层400，所述半导体层400填充所述凹陷区域260，并覆盖所述半导体衬底200的表面。其中，可采用化学气相沉积(CVD)工艺沉积所述半导体层400，所述半导体层400的材料包括但不限于多晶硅、锗等。在本实施例中，所述半导体层400的材料为多晶硅。
进一步，在沉积半导体层400的步骤之后，对所述半导体层400进行等离子体注入或者离子掺杂，以增强所述半导体层400的导电性，形成第二导电层。其中，等离子体注入可选用P离子、As离子中的一种或多种。
进一步，可对所述第二导电层进行退火处理，以修复晶格损伤，提高器件性能。
进一步，在掺杂后，对所述第二导电层进行平坦化处理，以使其表面平整。所述平坦化处理可为化学机械研磨(CMP)。
请参阅图14，对所述第二导电层进行刻蚀，至所述第三绝缘层252停止，以形成所述源漏极270。在该步骤中，仅保留位于所述凹陷区域260内的第二导电层，作为所述源漏极270。
采用本发明制备方法形成的半导体结构将保留的第二导电层作为晶体管的源漏极270，字线结构250作为晶体管的栅极，第二绝缘层240作为栅极绝缘层。所述第一绝缘层220将所述沟道层230与半导体衬底200隔离，从而避免衬底漏电流的产生，提高了半导体结构的可靠性。
本发明还提供一种采用上述方法制备的半导体结构。请参阅图14，在本发明半导体结构的一实施例中，所述半导体结构包括半导体衬底200、第一绝缘层220、沟道层230、第二绝缘层240、字线结构250及源漏极270。
所述半导体衬底200具有沟槽210。在该实施例中，所述半导体衬底200具有多个独立的有源区201，所述有源区201通过浅沟槽隔离结构202隔离，所述沟槽210形成在所述有源区201内。所述沟槽210的深度为50～300nm，宽度为20～100nm，以为在所述沟槽210内形成的半导体结构提供足够的空间。其中，所述半导体衬底200包括多个所述沟槽210。例如，如图14所示，在一个所述有源区201形成两个沟槽210。
所述第一绝缘层220覆盖所述沟槽210内壁。在本实施例中，所述第一绝缘层220为氮化物，例如氮化硅，在本发明其他实施例中，所述第一绝缘层220也可为其他绝缘材料，例如氧化物等。所述第一绝缘层220的厚度为1～30nm，使得其既能够起到有效阻挡漏电流的作用，又能够避免占用过多的有源区202的空间，进而影响半导体器件性能。
所述沟道层230覆盖所述第一绝缘层220内壁。所述沟道层230可由掺杂硼的硅材料构成。所述沟道层230的厚度为3～30nm，使得所述沟道层230既能够满足半导体器件的需求，又避免占用有源区空间，影响后续字线结构的形成。
所述第二绝缘层240覆盖所述沟道层230内壁。所述第二绝缘层240作为字线结构250与沟道层230之间的绝缘层。所述第二绝缘层240的厚度可为15～40埃，若其太薄，起不到字线结构与沟道层之间绝缘的作用，若太厚，则会增大半导体器件的阈值电压，影响半导体器件的性能。
所述第二绝缘层240的材料可为氧化物或者高K介质材料。例如，所述氧化物可为氧化硅、所述高K介质材料可为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO或Ta2O5。进一步，所述第二绝缘层240的材料与所述第一绝缘层210的材料不同，使得在后续工艺中，在同一刻蚀条件下，所述第二绝缘层240与所述第一绝缘层220具有不同的刻蚀速率，进而可进行选择性刻蚀。
所述字线结构250填充在所述沟槽210内。所述字线结构250包括导电结构251及位于所述导电结构251上的第三绝缘层252。所述导电结构251包括阻挡层251A及第一导电层251B。所述阻挡层251A可为TiN层或者Ti与TiN的复合层。所述阻挡层251A的厚度可为2～7nm。所述第一导电层251B可为金属钨层。所述第一导电层251B及所述阻挡层251A的顶面低于所述半导体衬底200的顶面。其中，所述第一导电层251B至所述半导体衬底200的顶面的距离可为20～150nm。
所述第三绝缘层252的材料可为SiON。所述第三绝缘层252的材料与所述第一绝缘层220的材料不同，以在刻蚀工艺中，在同一刻蚀条件下，所述第三绝缘层252与所述第一绝缘层220具有不同的刻蚀速率，进而可进行选择性刻蚀。
源漏极270设置在所述第二绝缘层240的外侧壁，并与所述沟道层230电连接。所述源漏极270由导电材料构成，包括但不限于多晶硅。
进一步，所述第一绝缘层220的顶面低于所述沟道层230的顶面，以增大所述源漏极270与沟道层230的接触面积。所述沟道层230的顶面低于所述第二绝缘层240的顶面，以避免所述字线结构250与所述沟道层230接触。
所述字线结构250、所述源漏极270及所述沟道层230构成晶体管，其中，所述字线结构250作为晶体管的栅极，所述第二绝缘层240作为栅极绝缘层。所述第一绝缘层220将所述沟道层230与半导体衬底200隔离，从而避免衬底漏电流的产生，提高了半导体结构的可靠性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (17)

1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供半导体衬底；
于所述半导体衬底内形成沟槽；
形成第一绝缘层，所述第一绝缘层至少覆盖所述沟槽内壁；
形成沟道层，所述沟道层至少覆盖所述第一绝缘层内壁；
形成第二绝缘层，所述第二绝缘层至少覆盖所述沟道层内壁；
于所述沟槽内填充字线结构；
去除部分半导体衬底、部分第一绝缘层及部分沟道层，于所述第二绝缘层外侧壁形成凹陷区域；
于所述凹陷区域内形成源漏极，所述源漏极与所述沟道层电连接。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述半导体衬底具有多个独立的有源区，所述有源区通过浅沟槽隔离结构隔离，所述沟槽形成在所述有源区内。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述字线结构包括导电结构及位于所述导电结构上的第三绝缘层，所述导电结构包括阻挡层及第一导电层。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成沟道层的步骤进一步包括：
至少于所述第一绝缘层内壁形成一半导体层；
对所述半导体层进行掺杂，形成所述沟道层。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，对所述半导体层进行掺杂的方法是，采用离子注入工艺对所述半导体层进行掺杂。
6.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述第一绝缘层还覆盖所述半导体衬底上方区域，所述沟道层还覆盖位于所述半导体衬底上方的第一绝缘层表面，所述第二绝缘层还覆盖位于所述半导体衬底上方的沟道层表面；
于所述沟槽内填充字线结构的步骤进一步包括如下步骤：
于所述第二绝缘层表面形成所述阻挡层，所述阻挡层还覆盖所述半导体衬底上方的第二绝缘层表面；
于所述阻挡层表面形成所述第一导电层，且所述第一导电层填充所述沟槽；回刻所述第一导电层及所述阻挡层，使所述第一导电层及所述阻挡层的顶面低于所述半导体衬底的顶面，去除所述半导体衬底上方的膜层，以所述第一绝缘层作为刻蚀停止层；
形成所述第三绝缘层，所述第三绝缘层填充所述沟槽，并且覆盖所述半导体衬底上方区域；
去除所述半导体衬底上方的膜层，以所述半导体衬底为刻蚀停止层。
7.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述第一绝缘层与所述第三绝缘层的材料不同。
8.根据权利要求3所述的半导体结构的制备方法，其特征在于，于所述凹陷区域内形成源漏极的步骤进一步包括：
沉积第二导电层，所述第二导电层填充所述凹陷区域，并覆盖所述半导体衬底的表面；
对所述第二导电层进行刻蚀，至所述第三绝缘层停止，以形成所述源漏极。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，沉积第二导电层的步骤，进一步包括如下步骤：
沉积半导体层，所述半导体层填充所述凹陷区域，并覆盖所述半导体衬底的表面；
对所述半导体层进行等离子体注入或离子掺杂，以增强所述半导体层的导电性。
10.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底具有沟槽；
第一绝缘层，覆盖所述沟槽内壁；
沟道层，覆盖所述第一绝缘层内壁；
第二绝缘层，覆盖所述沟道层内壁；
字线结构，填充在所述沟槽内；
源漏极，设置在所述第二绝缘层的外侧壁，并与所述沟道层电连接。
11.根据权利要求10所述的半导体结构，其特征在于，所述半导体衬底具有多个独立的有源区，所述有源区通过浅沟槽隔离结构隔离，所述沟槽形成在所述有源区。
12.根据权利要求10所述的半导体结构，其特征在于，所述沟槽的深度为50～300nm，所述沟槽的宽度为20～100nm。
13.根据权利要求10所述的半导体结构，其特征在于，所述第一绝缘层的厚度为1～30nm。
14.根据权利要求10所述的半导体结构，其特征在于，所述沟道层的厚度为3～30nm。
15.根据权利要求10所述的半导体结构，其特征在于，所述第一绝缘层的顶面低于所述沟道层的顶面，所述沟道层的顶面低于所述第二绝缘层的顶面。
16.根据权利要求10所述的半导体结构，其特征在于，所述源漏极的上表面与所述字线结构的上表面齐平。
17.根据权利要求11所述的半导体结构，其特征在于，所述源漏极的上表面与所述浅槽隔离结构的上表面齐平。
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