CN110911407A - 半导体器件及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 239000000463 material Substances 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 9
- 238000004151 rapid thermal annealing Methods 0.000 claims description 8
- 229910052796 boron Inorganic materials 0.000 claims description 6
- -1 boron ions Chemical class 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 239000011261 inert gas Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000005036 potential barrier Methods 0.000 abstract description 9
- 230000001105 regulatory effect Effects 0.000 abstract description 2
- 239000004020 conductor Substances 0.000 description 9
- 230000002452 interceptive effect Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000004308 accommodation Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
本发明提供了一种半导体器件及其形成方法，在衬底中的源区和漏区之间形成栅极结构以构成晶体管，然后在栅极结构的底部形成调整区，通过增加晶体管的沟道的掺杂浓度以在沟道内形成一个势垒，从而阻挡漏电流的通过，进而减小了沟道漏电流，同时，由于势垒并不是很高，在栅极结构上施加一个较低的电压就可以越过势垒，基本不会影响半导体器件的其他电学特性。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
动态随机存储器(DRAM)通常采用埋栅结构的晶体管，但是目前，在DRAM的制造过程中，还没有能够有效地降低埋栅结构的晶体管的沟道漏电流的方法。
发明内容
本发明的目的在于提供一种半导体器件及其形成方法，能够方便有效的降低晶体管的沟道漏电流，并且不影响半导体器件的其他电学特性。
为了达到上述目的，本发明提供了一种半导体器件，包括：
衬底，所述衬底中形成有源区及漏区；
栅极结构，形成于所述源区和所述漏区之间的衬底中以构成晶体管；以及，
调整区，位于所述栅极结构下方的衬底中，以增加所述晶体管的沟道的掺杂浓度。
可选的，所述漏区和所述源区从所述衬底的表面延伸至所述衬底内的第一深度位置，所述栅极结构从所述衬底的表面延伸至所述衬底内的第二深度位置，所述第二深度位置更下沉于所述第一深度位置，以使沿着所述栅极结构的侧壁和底壁从所述源区至所述漏区之间的区域构成所述晶体管的沟道，所述调整区位于所述衬底的第二深度位置与第三深度位置之间，所述第三深度位置更下沉于所述第二深度位置。
可选的，所述衬底中还形成有阱区，所述调整区位于所述阱区中。
可选的，所述调整区的横向宽度尺寸小于所述栅极结构的横向宽度尺寸。
可选的，所述调整区的横向宽度尺寸介于3nm～5nm。
可选的，所述晶体管为N型晶体管时，所述调整区为P型掺杂以使所述晶体管的沟道的掺杂浓度增加。
可选的，所述调整区掺杂的导电离子包括硼离子。
可选的，所述调整区掺杂的导电离子的浓度介于1E12atoms/cm2～1E13atoms/cm2。
本发明还提供了一种半导体器件的形成方法，包括：
提供衬底，所述衬底中形成有源区及漏区；
形成栅极沟槽于所述源区和所述漏区之间的衬底中；
形成掩膜层于所述栅极沟槽的侧壁及部分底壁上，并以所述掩膜层为掩膜对所述栅极沟槽底部的衬底进行离子注入，以形成调整区于所述栅极沟槽下方；以及，
去除所述掩膜层并形成栅极结构于所述栅极沟槽中。
可选的，对所述栅极沟槽底部的衬底进行离子注入的能量介于2keV～10keV。
可选的，形成所述掩膜层的步骤包括：
形成掩膜材料层于所述衬底上，所述掩膜材料层覆盖所述栅极沟槽的侧壁及底壁并延伸覆盖所述衬底；以及，
刻蚀以去除所述衬底上的掩膜材料层及所述栅极沟槽底壁的部分掩膜材料层，保留所述栅极沟槽侧壁的掩膜材料层及所述栅极沟槽侧壁底壁的部分掩膜材料层以构成所述掩膜层。
可选的，所述掩膜层的厚度介于5nm～7nm。
可选的，形成所述栅极结构的步骤包括：
形成栅氧化层于所述栅极沟槽的侧壁及底壁上；
对所述栅氧化层进行快速热退火工艺；
依次填充栅电极层及覆盖所述栅电极层的绝缘层于所述栅极沟槽中，所述栅氧化层、栅电极层及绝缘层构成所述栅极结构。
可选的，在800摄氏度～1000摄氏度的温度下采用热氧化工艺形成所述栅氧化层，且所述栅氧化层的厚度介于3nm～4nm。
可选的，在惰性气体的保护下对所述栅氧化层进行快速热退火工艺，且所述快速热退火工艺的温度介于500摄氏度～700摄氏度。
在本发明提供的半导体器件及其形成方法中，在衬底中的源区和漏区之间形成栅极结构以构成晶体管，然后在栅极结构的底部形成调整区，通过增加晶体管的沟道的掺杂浓度以在沟道内形成一个势垒，从而阻挡漏电流的通过，进而减小了沟道漏电流，同时，由于势垒并不是很高，在栅极结构上施加一个较低的电压就可以越过势垒，基本不会影响半导体器件的其他电学特性。
附图说明
图1为本发明实施例提供的半导体器件的形成方法的流程图；
图2-图6为本发明实施例提供的采用半导体器件的形成方法形成的半导体结构的剖面示意图；
图中，附图标记为：
1-衬底； 11-阱区；12-深N阱；111-源区；112-漏区；113-调整区；13-沟槽隔离结构；
2-栅极结构； 21-栅极沟道；22-栅氧化层；23-栅电极层；24-绝缘层；
3-掩膜层； 31-掩膜材料层；
H-调整区的横向宽度尺寸；
h1-第一深度值；
h2-第二深度值；
h3-第三深度值。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图6为本实施例提供的半导体器件的示意图，如图6所示，所述半导体器件包括：衬底1，所述衬底1中形成有源区111及漏区112；栅极结构2，形成于所述源区111和所述漏区112之间的衬底1中以构成晶体管；以及，调整区113，位于所述栅极结构2下方的衬底1中，以增加所述晶体管的沟道的掺杂浓度。
具体的，请继续参阅图6，所述衬底1中形成有沟槽隔离结构13及若干有源区，所述沟槽隔离结构13隔离相邻的所述有源区，本实施例将以一个所述有源区中形成有两个晶体管为例进行详细说明，但应理解，本发明不限于所述有源区中有两个晶体管的情况，例如还可以有1个或两个以上。
本实施例中，每个所述有源区包括两个源区111及一漏区112，所述有源区的衬底1中形成有两个栅极结构2，所述栅极结构2形成于所述衬底1且均位于所述源区111及所述漏区112之间以构成两个晶体管，可以理解的是，同一有源区中的两个晶体管分别使用与其相邻一个所述源区111，且共用所述漏区112。所述漏区112和所述源区111分别从所述衬底1的表面向所述衬底1的内部延伸至第一深度位置(即从衬底1表面向下延伸第一深度值h1的位置)，所述栅极结构从所述衬底的表面向所述衬底1的内部延伸至第二深度位置(即从衬底1表面向下延伸第二深度值h2的位置)，并且，所述第二深度位置更下沉于所述第一深度位置(第二深度值h2大于第一深度值h1)，以使所述栅极结构2的底部更下沉于所述源区111及所述漏区112，以构成所述晶体管的沟道，即沿着栅极结构2的侧壁和底壁从源区111至所述漏区112之间的区域。可选的，所述调整区113位于所述栅极结构2的下方，并且在所述晶体管的沟道中。所述调整区113通过增加晶体管的沟道的掺杂浓度，可以在晶体管的沟道内形成一个势垒以阻挡沟道漏电流的通过，同时由于势垒并不是很高，在栅极结构2上施加一个较低的电压就可以越过势垒，基本不会影响半导体器件的其他电学特性(例如阈值电压)。
可选的，每个所述栅极结构2下方均形成有所述调整区113，且所述调整区113的侧边界不超过所述栅极结构2的侧边界，即所述调整区113的横向宽度尺寸H小于所述栅极结构2的横向宽度尺寸，可选的，本实施例中，所述调整区113的横向宽度尺寸H介于3nm～5nm。所述调整区113的顶面和底面可以分别位于所述第二深度位置和第三深度位置(即从衬底1表面向下延伸第三深度值h3的位置)，所述第三深度位置更下沉于所述第二深度位置(第三深度值h3大于第二深度值h2)，或者所述调整区113的顶面和底面也可以均位于所述第二深度位置和所述第三深度位置之间，只要能够实现增加晶体管的沟道的掺杂浓度即可，本发明不再一一举例。
进一步，所述衬底1中还形成有一阱区11，本实施例中，所述阱区11为P阱，所述调整区113形成在所述阱区11中，所述阱区11中的离子掺杂浓度低于所述源区111和所述漏区112中的离子掺杂浓度。进一步的，所述阱区11的掺杂类型可根据所形成的晶体管的类型决定，例如，当所述晶体管为N型晶体管，则所述阱区11可相应的掺杂硼离子(B)。所述衬底1内还形成有一用于隔离的深阱区，本实施例中，所述深阱区为深N阱12，所述深N阱12形成于所述阱区11的下方，以将所述晶体管进行隔离，防止外部因素对所述晶体管造成干扰，或者防止不同有源区之间相互干扰，同时也防止所述晶体管干扰其他的外部器件。
可选的，本实施例中，所述晶体管为N型晶体管，则所述调整区113为P型掺杂，即所述调整区113中掺杂的导电离子是P型离子(例如硼离子)以使所述晶体管的沟道的掺杂浓度增大。并且，所述调整区113的掺杂浓度越大，在所述晶体管的沟道形成的势垒越高，漏电流越不容易越过势垒，但同时，过高的势垒可能会影响晶体管的导通性能，所以本实施例中，所述调整区113中的掺杂的导电离子的浓度介于1E12atoms/cm2～1E13atoms/cm2。
基于此，如图1所示，本发明还提供了一种半导体器件的形成方法，包括：
S1：提供衬底，所述衬底中形成有源区及漏区；
S2：形成栅极沟槽于所述源区和所述漏区之间的衬底中；
S3：形成掩膜层于所述栅极沟槽的侧壁及部分底壁上，并以所述掩膜层为掩膜对所述栅极沟槽底部的衬底进行离子注入，以形成调整区于所述栅极沟槽下方；以及，
S4：去除所述掩膜层并形成栅极结构于所述栅极沟槽中。
具体的，请参阅图2，提供所述衬底1，所述衬底1中形成有若干有源区，所述有源区包括两个源区111和一漏区112，所述漏区112位于两个所述源区111之间，接着刻蚀所述衬底1以分别形成两个所述栅极沟槽21于每个所述源区111和所述漏区112之间的衬底1中，所述栅极沟槽21的底部位于第二深度位置。
接着如图3所示，在所述衬底1的表面形成有一掩膜材料层31，所述掩膜材料层31填充所述栅极沟槽21的侧壁及底壁并延伸覆盖所述衬底1。可选的，本实施例中所述掩膜材料层31的材料为氧化硅，其厚度介于5nm～7nm。接下来，请参阅图4，刻蚀以去除所述衬底1上的掩膜材料层31及所述栅极沟槽21底部的部分所述掩膜材料层31，使所述栅极沟槽21的底部露出所述衬底1，所述栅极沟槽21侧壁及底壁上保留的所述掩膜材料层31构成所述掩膜层3。
如图5所示，以所述掩膜层3为掩膜，对所述栅极沟槽21底部的衬底1执行离子注入工艺，以在所述栅极沟槽21底部的衬底1中注入硼离子，以形成调整区113。进一步，所述离子注入工艺的离子注入能量介于2keV～10keV，以将硼离子注入所述栅极沟槽21的下方。所述调整区113在所述衬底1中的位置取决于所述离子注入工艺的能量，若所述离子注入工艺的能量较高，所述调整区113更深，反之，若所述离子注入工艺的能量较低，则所述调整区113更浅。并且，由于所述掩膜层3形成于所述栅极沟槽21的侧壁上，所述调整区113的侧边界不会超出所述栅极沟槽21的侧边界。
接下来请参阅图6，形成所述调整区113后，去除所述掩膜层3，再在所述栅极沟槽21内形成栅极结构2，具体的工艺为：执行热氧化工艺，在800摄氏度～1000摄氏度的温度下形成一栅氧化层22于所述栅极沟槽21中，所述栅氧化层22覆盖所述栅极沟槽21的侧壁及底壁，再在惰性气体的保护下对所述栅氧化层22进行快速热退火工艺，以提高所述栅氧化层22的质量，可选的，所述快速热退火工艺的温度介于500摄氏度～700摄氏度；接下来，形成一导电材料层在所述衬底1上，所述导电材料层覆盖所述衬底1并填充所述栅极沟槽21，对所述导电材料层执行回刻蚀工艺，去除所述导电材料层中覆盖所述衬底的部分，并保留所述导电材料层中填充所述栅极沟槽21的部分以构成所述栅电极层23，优选的方案中，在对所述导电材料层的回刻蚀工艺中，在去除导电材料层中覆盖衬底1的部分之后，还可进一步对填充在栅极沟槽21中的导电材料层继续执行回刻蚀工艺，以减小导电材料层的高度，如此，即可使最终所述形成的栅电极层23的顶部低于所述栅极沟槽21的开口部，从而能够形成一容置空间在所述栅极沟槽21中并位于所述栅电极层23的上方；接着填充一绝缘层24在所述栅极沟槽21的所述容置空间中，以覆盖所述栅电极层23，即，所述绝缘层24能够自对准地填充在所述容置空间中，从而可利用所述绝缘层24对所述栅电极层23进行隔离保护。
综上，在本发明实施例提供的半导体器件及其形成方法中，在衬底中的源区和漏区之间形成栅极结构以构成晶体管，然后在栅极结构的底部形成调整区，通过增加晶体管的沟道的掺杂浓度以在沟道内形成一个势垒，从而阻挡漏电流的通过，进而减小了沟道漏电流，同时，由于势垒并不是很高，在栅极结构上施加一个较低的电压就可以越过势垒，基本不会影响半导体器件的其他电学特性。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (15)
1.一种半导体器件，其特征在于，包括：
衬底，所述衬底中形成有源区及漏区；
栅极结构，形成于所述源区和所述漏区之间的衬底中以构成晶体管；以及，
调整区，位于所述栅极结构下方的衬底中，以增加所述晶体管的沟道的掺杂浓度。
2.如权利要求1所述的半导体器件，其特征在于，所述漏区和所述源区从所述衬底的表面延伸至所述衬底内的第一深度位置，所述栅极结构从所述衬底的表面延伸至所述衬底内的第二深度位置，所述第二深度位置更下沉于所述第一深度位置，以使沿着所述栅极结构的侧壁和底壁从所述源区至所述漏区之间的区域构成所述晶体管的沟道，所述调整区位于所述衬底的第二深度位置与第三深度位置之间，所述第三深度位置更下沉于所述第二深度位置。
3.如权利要求2所述的半导体器件，其特征在于，所述衬底中还形成有阱区，所述调整区位于所述阱区中。
4.如权利要求1所述的半导体器件，其特征在于，所述调整区的横向宽度尺寸小于所述栅极结构的横向宽度尺寸。
5.如权利要求4所述的半导体器件，其特征在于，所述调整区的横向宽度尺寸介于3nm～5nm。
6.如权利要求1所述的半导体器件，其特征在于，所述晶体管为N型晶体管时，所述调整区为P型掺杂以使所述晶体管的沟道的掺杂浓度增加。
7.如权利要求6所述的半导体器件，其特征在于，所述调整区掺杂的导电离子包括硼离子。
8.如权利要求7所述的半导体器件，其特征在于，所述调整区掺杂的导电离子的浓度介于1E12atoms/cm2～1E13atoms/cm2。
9.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底中形成有源区及漏区；
形成栅极沟槽于所述源区和所述漏区之间的衬底中；
形成掩膜层于所述栅极沟槽的侧壁及部分底壁上，并以所述掩膜层为掩膜对所述栅极沟槽底部的衬底进行离子注入，以形成调整区于所述栅极沟槽下方；以及，
去除所述掩膜层并形成栅极结构于所述栅极沟槽中。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，对所述栅极沟槽底部的衬底进行离子注入的能量介于2keV～10keV。
11.如权利要求9所述的半导体器件的形成方法，其特征在于，形成所述掩膜层的步骤包括：
形成掩膜材料层于所述衬底上，所述掩膜材料层覆盖所述栅极沟槽的侧壁及底壁并延伸覆盖所述衬底；以及，
刻蚀以去除所述衬底上的掩膜材料层及所述栅极沟槽底壁的部分掩膜材料层，保留所述栅极沟槽侧壁的掩膜材料层及所述栅极沟槽侧壁底壁的部分掩膜材料层以构成所述掩膜层。
12.如权利要求11所述的半导体器件的形成方法，其特征在于，所述掩膜层的厚度介于5nm～7nm。
13.如权利要求9所述的半导体器件的形成方法，其特征在于，形成所述栅极结构的步骤包括：
形成栅氧化层于所述栅极沟槽的侧壁及底壁上；
对所述栅氧化层进行快速热退火工艺；
依次填充栅电极层及覆盖所述栅电极层的绝缘层于所述栅极沟槽中，所述栅氧化层、栅电极层及绝缘层构成所述栅极结构。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，在800摄氏度～1000摄氏度的温度下采用热氧化工艺形成所述栅氧化层，且所述栅氧化层的厚度介于3nm～4nm。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，在惰性气体的保护下对所述栅氧化层进行快速热退火工艺，且所述快速热退火工艺的温度介于500摄氏度～700摄氏度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811089071.8A CN110911407A (zh) | 2018-09-18 | 2018-09-18 | 半导体器件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811089071.8A CN110911407A (zh) | 2018-09-18 | 2018-09-18 | 半导体器件及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110911407A true CN110911407A (zh) | 2020-03-24 |
Family
ID=69813618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811089071.8A Pending CN110911407A (zh) | 2018-09-18 | 2018-09-18 | 半导体器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110911407A (zh) |
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-
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| WO2022041896A1 (zh) * | 2020-08-24 | 2022-03-03 | 长鑫存储技术有限公司 | 一种半导体结构及其制备方法 |
| CN115274835A (zh) * | 2021-04-30 | 2022-11-01 | 长鑫存储技术有限公司 | 半导体结构的制备方法、测量方法及半导体结构 |
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