KR101129867B1 - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000000034 method Methods 0.000 title claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 230000004888 barrier function Effects 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 238000002161 passivation Methods 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 230000001681 protective effect Effects 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 19
- 150000002500 ions Chemical class 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 238000005121 nitriding Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 claims 23
- 239000011241 protective layer Substances 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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Abstract
본 발명에 따른 반도체 소자의 제조 방법은 필라를 형성한 후 콘택홀 영역을 미리 정의하여 공정 수를 감소시키며, 콘택홀 영역과 주변 산화막들의 단차를 감소시켜 후속 공정의 스텝 커버리지 특성을 개선하고자 하는 기술이다.
본 발명은 반도체 기판을 식각하여 복수 개의 필라를 형성하는 단계와, 필라 측벽에 제 1 보호막을 증착하는 단계와, 제 1 보호막이 증착된 필라를 마스크로 반도체 기판을 1차 식각하는 단계와, 1차 식각된 반도체 기판 및 필라 측벽에 제 1 절연막을 형성하는 단계와, 제 1 절연막이 형성된 필라를 마스크로 반도체 기판을 2차 식각하는 단계와, 2차 식각된 반도체 기판 표면에 제 2 보호막 및 제 2 절연막을 형성하는 단계와, 제 2 절연막을 포함하는 상기 필라 측벽에 배리어막을 증착하는 단계와, 상기 필라 일측면의 상기 배리어막, 제 1 및 제 2 절연막을 제거하여 상기 제 1 보호막 및 제 2 보호막에 의해 정의되는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 반도체 기판을 식각하여 복수 개의 필라를 형성하는 단계와, 필라 측벽에 제 1 보호막을 증착하는 단계와, 제 1 보호막이 증착된 필라를 마스크로 반도체 기판을 1차 식각하는 단계와, 1차 식각된 반도체 기판 및 필라 측벽에 제 1 절연막을 형성하는 단계와, 제 1 절연막이 형성된 필라를 마스크로 반도체 기판을 2차 식각하는 단계와, 2차 식각된 반도체 기판 표면에 제 2 보호막 및 제 2 절연막을 형성하는 단계와, 제 2 절연막을 포함하는 상기 필라 측벽에 배리어막을 증착하는 단계와, 상기 필라 일측면의 상기 배리어막, 제 1 및 제 2 절연막을 제거하여 상기 제 1 보호막 및 제 2 보호막에 의해 정의되는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 수직 채널 트랜지스터(vertical channel transistor)를 구비한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 즉, 기가 비트대의 디램 소자의 트랜지스터는 8F2(F: minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다.
이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다.
도시하진 않았으나, 수직 채널 트랜지스터의 제조 방법을 간략하게 설명하면 다음과 같다.
먼저, 포토(Photo) 공정을 통해 반도체 기판의 셀 영역을 소정 깊이만큼 식각하여 상부 필라(Top pillar)를 형성한 후 상부 필라의 측벽을 둘러싸는 스페이서를 형성한다. 다음에, 그 스페이서를 식각 마스크로 사용하여 노출된 반도체 기판을 좀더 식각하여 트렌치를 형성한 후 그 트렌치에 대해 등방성 습식 식각 공정을 수행함으로써 상부 필라와 일체로 이루어지며 수직 방향으로 연장되는 하부 필라(Neck pillar)를 형성한다. 이때, 하부 필라는 상부 필라 보다 좁은 폭을 갖도록 형성된다.
다음에 하부 필라의 외주 측벽에 게이트 절연막 및 게이트 배리어막으로 이루어진 써라운딩 게이트를 형성한 후 써라운딩 게이트에 인접한 반도체 기판에 이온주입을 수행하여 비트라인 불순물영역을 형성한다. 이어서, 불순물영역이 분리되는 깊이까지 반도체 기판을 식각하여 불순물영역이 분리된 매립 비트라인을 형성한다. 이때, 매립 비트라인 간의 단락을 방지하기 위해서는 반도체 기판을 상당히 깊게 식각해야 한다.
이후, 공지된 후속 공정들을 차례로 수행하여 종래 기술에 따른 수직형 트랜지스터를 갖는 반도체 소자를 완성한다.
그런데, 반도체 기판을 식각하여 매립 비트라인을 분리하는 방법은 반도체 소자의 집적도가 증가하여 매립 비트라인의 선폭이 작아질 수록 해당 공정을 진행하는데 필요한 치수(dimension)를 확보하는데 어려움이 있다.
또한, 이러한 매립 비트라인의 비트라인 콘택을 만들기 위해서는 공정 단계가 추가되어야 하므로, 공정이 복잡하고 난이도가 증가되는 문제점이 있다.
본 발명은 필라를 형성한 후 콘택홀 영역을 미리 정의하여 공정 수를 감소시키며, 콘택홀 영역과 주변 산화막들의 단차를 감소시켜 후속 공정의 스텝 커버리지 특성을 개선하고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판을 식각하여 복수 개의 필라를 형성하는 단계와, 필라 측벽에 제 1 보호막을 증착하는 단계와, 제 1 보호막이 증착된 필라를 마스크로 반도체 기판을 1차 식각하는 단계와, 1차 식각된 반도체 기판 및 필라 측벽에 제 1 절연막을 형성하는 단계와, 제 1 절연막이 형성된 필라를 마스크로 반도체 기판을 2차 식각하는 단계와, 2차 식각된 반도체 기판 표면에 제 2 보호막 및 제 2 절연막을 형성하는 단계와, 제 2 절연막을 포함하는 필라 측벽에 배리어막을 증착하는 단계와, 필라 일측면의 배리어막, 제 1 및 제 2 절연막을 제거하여 제 1 보호막 및 제 2 보호막에 의해 정의되는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 제 1 보호막 및 제 2 보호막은 산화막을 포함하는 물질로 형성하고, 필라는 하드마스크 패턴을 포함하며, 제 1 및 제 2 절연막은 질화막을 포함하는 물질로 형성하며, 배리어막은 티타늄 질화막을 포함하는 물질로 형성한다.
여기서, 필라 일측면의 배리어막을 제거하는 단계는 반도체 기판 상부에 필라의 표면 높이보다 낮게 희생산화막을 형성하고, 희생산화막 및 필라 표면에 폴리실리콘층을 증착한다. 그리고, 필라 일측면에 증착된 폴리실리콘층을 제거하여 상기 배리어막 상측을 노출시킨 후 노출된 배리어막을 제거하는 단계를 포함한다.
여기서, 희생산화막은 SOD 산화막이며, 필라 일측면에 증착된 폴리실리콘층을 제거하는 단계는 필라 타측면 및 상부에 증착된 폴리실리콘층에 이온을 주입하는 단계와, 필라 일측면의 언도프드된 폴리실리콘층을 제거하는 단계를 포함한다.이때, 폴리실리콘층 및 희생 산화막을 제거하는 단계를 더 포함할 수 있다.
그리고, 이온을 주입 단계는 2차에 걸쳐 진행하며, 0° ~ 30°의 각도로 진행하는 것이 바람직하다.
또한, 필라 일측면의 배리어막을 제거하는 단계는 필라를 포함하는 전체 상부에 희생 산화막을 형성하고, 필라가 노출될때까지 평탄화하는 단계와, 희생 산화막 및 필라 상부에 필라 일측면의 배리어막을 노출시키는 마스크 패턴을 형성하는 단계와, 마스크 패턴에 의해 노출된 배리어막을 제거하는 단계를 포함한다. 여기서, 마스크 패턴은 산화막으로 형성하며, 마스크 패턴 및 희생 산화막을 제거하는 단계를 더 포함할 수 있다.
그리고, 제 2 절연막은 제 2 보호막 표면을 질화시켜 형성하며, 2차 식각의 깊이는 최종 형성될 콘택홀 CD(Critical Dimension)를 식각 타겟으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 콘택홀 형성 시 공정 단계를 단축시키며, 콘택홀의 위치 및 CD(Critical Dimension)를 균일하게 형성할 수 있다.
또한, 콘택홀이 형성된 영역의 실리콘층과 주변의 산화막과의 단차를 최소화하여 후속으로 메탈층 증착 시 스텝 커버리지 특성을 향상시킬 수 있는 효과를 제공한다.
도 1a 내지 도 1l은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1l은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a을 참조하면, 반도체 기판(100) 상부에 하드 마스크층(미도시) 및 반사방지막(미도시)을 형성한다. 여기서, 하드 마스크층(미도시)은 비정질 탄소층(a-carbon), 실리콘 산화질화막(SiON), 비정질 실리콘층(a-Si) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성한다.
다음으로, 반사방지막(미도시) 상부에 매립 비트라인(buried bit line) 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이때, 감광막 패턴(미도시)은 라인(line) 형태로 형성하는 것이 바람직하다.
다음으로, 감광막 패턴(미도시)을 마스크로 반사방지막(미도시) 및 하드마스크층(미도시)을 식각한다. 그리고, 감광막 패턴(미도시) 및 식각된 반사방지막(미도시)을 제거하여 매립 비트라인 영역을 정의하는 하드마스크 패턴(105)을 형성한다.
그 다음, 하드마스크 패턴(105)을 마스크로 반도체 기판(100)을 식각하여 복수 개의 필라(115)를 형성한다. 필라(115)는 반도체 기판(100)의 일부가 식각되어 수직방향으로 형성된다.
이후, 산화 공정을 진행하여 노출된 반도체 기판(100) 표면에 산화막(120)을 형성한다. 이러한 공정은 실리콘 재질인 반도체 기판(100)을 보호하기 위해 진행한다. 이때, 산화막(120)의 일부는 반도체 기판(100) 내측으로 형성된다. 예컨대, 100Å의 산화막(120)이 형성되면, 50Å 정도의 산화막은 반도체 기판(100) 표면에 증착되고, 50Å정도의 산화막은 반도체 기판(100) 내측으로 형성된다.
다음으로 도 1b를 참조하면, 에치 백을 진행하여 반도체 기판(100)의 바닥 부분에 형성된 산화막(120)을 제거한다. 상기 에치 백 공정 시 하드마스크 패턴(105)이 마스크 역할을 하여 반도체 기판(100) 표면으로 증착된 산화막(120)이 식각된다. 즉, 필라(115) 측벽에 남겨진 산화막(120)의 두께는 이전 공정에서 형성된 산화막(120)의 두께보다 감소된다.
도 1c을 참조하면, 하드마스크 패턴(105) 및 필라(115)를 마스크로 반도체 기판(100)을 더 식각한다. 이때, 반도체 기판(100)의 식각 깊이 'D1'은 후속 공정으로 형성되는 콘택홀의 CD(Critical Dimension)를 식각 타겟으로 하는 것이 바람직하다. 이와 같이, 미리 콘택홀의 CD를 정의함으로써 공정 변화율(variation)을 감소시키고 콘택홀의 CD 균일도를 향상시킬 수 있다.
그리고, 하드마스크 패턴(105) 및 필라(115) 측벽에 라이너 질화막(125)을 형성한다. 이때, 라이너 질화막(125)은 하드마스크 패턴(105) 및 필라(115)를 포함하는 반도체 기판(100) 전체 표면에 질화막을 형성한 후 에치백을 진행하여 형성하는 것이 바람직하다. 여기서, 라이너 질화막(125)은 노출된 콘택홀 영역을 보호하기 위해 형성한다.
그 다음 도 1d를 참조하면, 하드마스크 패턴(105) 및 라이너 질화막(125)을 마스크로 반도체 기판(100)을 더 식각한다. 산화 공정을 진행하여 더 식각된 반도체 기판(100) 표면에 산화막(130)을 형성한다. 여기서, 도 1에 도시된 바와 같이 반도체 기판(100) 내측으로 일부 증착되고, 반도체 기판(100) 표면으로 일부 증착된다.
도 1e를 참조하면, 플라즈마 질화 공정을 진행하여 앞서 형성된 산화막(130) 표면을 질화막(135)으로 변형시킨다. 이러한 공정은 후속으로 진행되는 희생 산화막 딥 아웃 공정 시 산화막(130)을 보호하기 위한 것이다. 이때, 산화막(130) 표면에 질화 공정을 진행하지 않고, 질화막(135)을 증착할 수 도 있다.
그 다음, 질화막이 증착된 하드마스크 패턴(105) 및 필라(115) 측벽에 배리어막(140)을 형성한다. 여기서, 배리어막(140)은 질화막(135)과 식각 선택비 차이를 가지는 물질로 형성하는 것이 바람직하며, 더욱 바람직하게는 티타늄 질화막으로 형성한다. 그리고, 배리어막(140)은 하드마스크 패턴(105) 및 필라(115)를 포함하는 전체 표면에 티타늄 질화막을 증착한 후 에치 백을 진행하여 형성한다.
도 1f을 참조하면, 배리어막(140)이 형성된 반도체 기판(100) 전체 상부에 희생 산화막(145)을 형성한다. 여기서, 희생 산화막(145)은 SOD 산화막인 것이 바람직하다.
그 다음, 하드마스크 패턴(105)이 노출될때까지 CMP 공정을 진행한 후 막질의 치밀화를 위해 어닐링(Annealing) 공정과 큐어링(Curing) 공정을 진행한다.
이후, 희생 산화막(145)을 리세스시켜 하드마스크 패턴(105)이 희생 산화막(145) 상부로 돌출되도록 한다. 여기서, 희생 산화막(145)을 리세스 시키는 공정은 습식(Wet), 건식(Dry) 또는 에치 백(Etch Back)으로 진행할 수 있다.
도 1g을 참조하면, 희생 산화막(145)의 리세스에 의해 노출된 배리어막(140)을 제거한다. 즉, 하드마스크 패턴(105) 측벽에 형성되었던 배리어막(140)이 제거되어 라이너 질화막(125)이 노출된다.
다음에, 하드마스크 패턴(105) 및 희생 산화막(145) 표면에 폴리실리콘층(150)을 증착한다.
다음으로, 도 1h을 참조하면, 폴리실리콘층(150) 일부에 BF2 이온을 주입한다. 이때, 이온 주입은 2차에 걸쳐 진행되며, 이온 주입은 0 ~ 30°의 각도로 진행된다. 여기서, 이온 주입은 하드마크스 패턴(105) 상부, 희생 산화막(145) 상부의 폴리실리콘층(150a) 및 하드마크스 패턴(105) 타측면의 폴리실리콘층(150a)에 이온이 주입되도록 한다. 여기서, 상기 이온주입은 한 방향으로만 진행하는 것이 바람직하다. 이와 같이, 한 방향으로만 이온을 주입하면 하드마크스 패턴(105) 일측면에 형성된 폴리실리콘층(150)에는 이온이 주입되지 않는다.
도 1i를 참조하면, 클리닝 공정을 진행하여 이온 주입되지 않은 폴리실리콘층(150)을 제거한다. 이때, 이온 주입되지 않은 폴리실리콘층(150)이 제거되어 하드마스크 패턴(105) 일측면 및 필라(115) 일측면에 형성된 배리어막(140)의 상부가 노출된다.
도 1j를 참조하면, 노출된 배리어막(140)을 제거한다.
다음으로 도 1k를 참조하면, 이온 주입된 폴리실리콘층(150a) 및 희생 산화막(145)을 제거한다. 따라서, 필라(115) 일측면에는 라이너 질화막(125)이 노출되고, 필라(115) 타측면에는 배리어막(140)이 노출된다.
도 1l을 참조하면, 필라(115) 타측면에 남겨진 배리어막(140)에 의해 노출된 질화막(135)을 제거한다. 그 다음, 필라(115) 일측면에 노출된 라이너 질화막(125)을 제거하여, 산화막(120, 130) 및 산화막(120, 130)들 사이의 필라(115)가 노출되도록 한다. 그리고, 필라(115) 타측면에 남겨진 배리어막(140)을 제거한다. 여기서, 노출되는 필라(115)가 콘택홀(155)이 된다.
한편, 상술한 도 1g 내지 도 1i의 공정을 대신하여 다음과 같은 방법으로 진행할 수 도 있다.
도 2a 내지 도 2c를 참조하여 도 1f 이후의 후속 공정을 설명하면 다음과 같다. 먼저, 도 2a를 참조하면 희생산화막(145) 및 필라(115) 상부에 산화막(미도시) 및 감광막 패턴(미도시)을 형성한다. 그 다음, 감광막 패턴(미도시)으로 산화막(미도시)을 식각하여 마스크 패턴(147)을 형성한다. 여기서, 마스크 패턴(147)은 필라(115) 일측면에 형성된 배리어막(140)이 노출되도록 형성한다. 이후, 감광막 패턴(미도시)을 제거한다.
도 2b를 참조하면, 마스크 패턴(147)에 의해 노출된 필라(115) 일측면의 배리어막(140)을 제거하여 라이너 질화막(125) 및 질화막(135)을 노출시킨다.
도 2c를 참조하면, 습식 식각을 이용하여 마스크 패턴(147) 및 희생 산화막(145)을 제거한다. 이후, 도 1k 및 도 1l에서 설명한 방법과 동일하게 진행하여 콘택홀을 형성한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 반도체 기판 105 : 하드마스크 패턴
115 : 필라 120, 130 : 산화막
125 : 라이너 질화막 135 : 질화막
140 : 배리어막 145 : 희생 산화막
150 : 폴리실리콘층 155 : 콘택홀
115 : 필라 120, 130 : 산화막
125 : 라이너 질화막 135 : 질화막
140 : 배리어막 145 : 희생 산화막
150 : 폴리실리콘층 155 : 콘택홀
Claims (16)
- 반도체 기판을 식각하여 복수 개의 필라를 형성하는 단계;
상기 필라 측벽에 제 1 보호막을 증착하는 단계;
상기 제 1 보호막이 증착된 필라를 마스크로 상기 반도체 기판을 1차 식각하는 단계;
상기 1차 식각된 반도체 기판 및 상기 필라 측벽에 제 1 절연막을 형성하는 단계;
상기 제 1 절연막이 형성된 상기 필라를 마스크로 상기 반도체 기판을 2차 식각하는 단계;
상기 2차 식각된 반도체 기판 표면에 제 2 보호막 및 제 2 절연막을 형성하는 단계;
상기 제 2 절연막을 포함하는 상기 필라 측벽에 배리어막을 증착하는 단계; 및
상기 필라 일측면의 상기 배리어막, 제 1 및 제 2 절연막을 제거하여 상기 제 1 보호막 및 제 2 보호막에 의해 정의되는 콘택홀을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 보호막 및 제 2 보호막은 산화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 필라는 하드마스크 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 및 제 2 절연막은 질화막을 포함하는 물질인 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 배리어막은 티타늄 질화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 필라 일측면의 배리어막을 제거하는 단계는
상기 반도체 기판 상부에 상기 필라의 표면 높이보다 낮은 높이의 희생산화막을 형성하는 단계;
상기 희생산화막 및 필라 표면에 폴리실리콘층을 증착하는 단계;
상기 필라 일측면에 증착된 폴리실리콘층을 제거하여 상기 배리어막 상측을 노출시키는 단계; 및
상기 노출된 배리어막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 6 항에 있어서,
상기 희생산화막은 SOD 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 6 항에 있어서,
상기 필라 일측면에 증착된 폴리실리콘층을 제거하는 단계는
상기 필라 타측면 및 상부에 증착된 폴리실리콘층에 이온을 주입하는 단계; 및
상기 필라 일측면의 언도프드된 폴리실리콘층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 이온을 주입 단계는 2차에 걸쳐 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 이온을 주입하는 단계는 0° ~ 30°의 각도로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 6 항에 있어서,
상기 노출된 배리어막을 제거하는 단계 이후,
상기 폴리실리콘층 및 희생 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 필라 일측면의 배리어막을 제거하는 단계는
상기 필라를 포함하는 전체 상부에 희생 산화막을 형성하고, 상기 필라가 노출될때까지 평탄화하는 단계;
상기 희생 산화막 및 필라 상부에 상기 필라 일측면의 상기 배리어막을 노출시키는 마스크 패턴을 형성하는 단계; 및
상기 마스크 패턴에 의해 노출된 상기 배리어막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 12 항에 있어서,
상기 마스크 패턴은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 12 항에 있어서,
상기 마스크 패턴에 의해 노출된 상기 배리어막을 제거하는 단계 이후,
상기 마스크 패턴 및 상기 희생 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 절연막은 상기 제 2 보호막 표면을 질화시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 1차 식각의 깊이는 최종 형성될 콘택홀 CD(Critical Dimension)를 식각 타겟으로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100009298A KR101129867B1 (ko) | 2010-02-01 | 2010-02-01 | 반도체 소자의 제조 방법 |
| JP2010159280A JP2011159946A (ja) | 2010-02-01 | 2010-07-14 | 半導体素子の製造方法 |
| US12/840,184 US20110186970A1 (en) | 2010-02-01 | 2010-07-20 | Method for manufacturing a semiconductor device |
| CN2010102590838A CN102142394A (zh) | 2010-02-01 | 2010-08-18 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100009298A KR101129867B1 (ko) | 2010-02-01 | 2010-02-01 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110089760A KR20110089760A (ko) | 2011-08-09 |
| KR101129867B1 true KR101129867B1 (ko) | 2012-03-23 |
Family
ID=44340882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100009298A KR101129867B1 (ko) | 2010-02-01 | 2010-02-01 | 반도체 소자의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20110186970A1 (ko) |
| JP (1) | JP2011159946A (ko) |
| KR (1) | KR101129867B1 (ko) |
| CN (1) | CN102142394A (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101202690B1 (ko) * | 2010-12-09 | 2012-11-19 | 에스케이하이닉스 주식회사 | 반도체장치의 측벽콘택 형성 방법 |
| KR101355196B1 (ko) | 2011-12-16 | 2014-01-29 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR101898653B1 (ko) | 2012-05-10 | 2018-09-13 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법 |
| US10043810B1 (en) * | 2017-08-18 | 2018-08-07 | Winbond Electronics Corp. | Dynamic random access memory and method of fabricating the same |
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| US6936512B2 (en) | 2002-09-27 | 2005-08-30 | International Business Machines Corporation | Semiconductor method and structure for simultaneously forming a trench capacitor dielectric and trench sidewall device dielectric |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI291218B (en) * | 2006-03-10 | 2007-12-11 | Promos Technologies Inc | Vertical-type surrounding gate semiconductor device |
-
2010
- 2010-02-01 KR KR1020100009298A patent/KR101129867B1/ko not_active IP Right Cessation
- 2010-07-14 JP JP2010159280A patent/JP2011159946A/ja active Pending
- 2010-07-20 US US12/840,184 patent/US20110186970A1/en not_active Abandoned
- 2010-08-18 CN CN2010102590838A patent/CN102142394A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2011159946A (ja) | 2011-08-18 |
| CN102142394A (zh) | 2011-08-03 |
| KR20110089760A (ko) | 2011-08-09 |
| US20110186970A1 (en) | 2011-08-04 |
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|---|---|---|---|
| A201 | Request for examination | ||
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