KR0147584B1 - 매몰 비트라인 셀의 제조방법 - Google Patents

매몰 비트라인 셀의 제조방법

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KR0147584B1
KR0147584B1 KR1019940005372A KR19940005372A KR0147584B1 KR 0147584 B1 KR0147584 B1 KR 0147584B1 KR 1019940005372 A KR1019940005372 A KR 1019940005372A KR 19940005372 A KR19940005372 A KR 19940005372A KR 0147584 B1 KR0147584 B1 KR 0147584B1
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이주영
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윤종용
삼성전자주식회사
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Abstract

매몰 비트라인 셀의 제조방법은 반도체 기판을 식각하여 제1트랜치와 그 사이에 제1필라들을 형성한 후 상기 제1필라의 측벽에 스페이서를 형성한다. 상기 제1트랜치를 더 식각하여 제2트랜치 및 그 사이에 제2필라들을 형성한 후 상기 제2트랜치를 더 식각한 바닥에 제1절연막을 형성한다. 상기 스페이서를 제거하고, 상기 제2필라들을 애워싸면서 연결되는 비트라인과 상기 비트라인에 포함된 불순물로 인하여 상기 제2필라상에 제1불순물 영역을 형성한다. 상기 비트라인 사이에 제2절연막을 형성한 후 제1필라의 측벽에 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 상기 제1필라의 상부에서 일정거리 떨어져 측벽에 형성되는 게이트 전극과 개개의 상기 제1필라들에 형성된 상기 게이트 전극을 연결하는 워드라인을 형성한다. 상기 워드라인에 의해 노출된 상기 제1필라의 측벽에 이온 주입하여 제2불순물 영역을 형성한 후 상기 워드라인을 절연시키는 제1분리 절연막을 형성한다. 이에 따라, 본 발명은 공정 진행이 용이하고 워드라인 및 비트라인이 필라를 감싸면서 트랜치를 매립하므로, 상부에 커패시터를 형성할 때 이웃하는 층에 대한 디자인 마진을 확보할 수 있다.

Description

매몰 비트라인 셀의 제조방법
제1도는 본 발명에 의한 반도체 장치의 레이아웃도이다.
제2a도 및 제2b는 제1도의 워드라인 및 비트라인에 따라 평행하게 자른 반도체 장치의 단면도이다.
제3도는 본 발명에 의한 반도체 장치의 3차원 셀 구조도이다.
제4a도 내지 제18a도는 본 발명에 의한 반도체장치의 제조방법을 설명하기 위하여, 상기 제1도의 워드라인에 따라 평행하게 자른 공정순서도들이다.
제4b도 내지 제18b도는 본 발명에 의한 반도체장치의 제조방법을 설명하기 위하여, 상기 제1도의 비트라인에 따라 평행하게 자른 공정순서도들이다.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 집적도를 증가시킬 수 있는 매몰 비트라인 셀의 제조방법에 관한 것이다.
반도체 메모리셀, 특히 다이나믹 램(DRAM)의 집적도를 증가시키기 위해서는, 가장 작은 면적에 가장 많은 수의 소자를 집적시키는 것이 중요하다.
차세대 소자인 Giga 비트급 DRAM 셀은 하나의 트랜지스터와 하나의 커패시터로 이루어지는 메모리셀의 면적이 0.3㎛2이하의 수준으로, 이는 Mega 비트급 DRAM 셀에서 상호접속(Interconnection)을 위한 콘택홀 하나의 면적에 불과하다. 이와 같이 작은 면적에 단위 셀 구성을 위해 트랜지스터, 커패시터, 및 상호접속을 위한 콘택홀을 각각 하나씩 함께 형성시키는 것은 거의 불가능하다.
특히, 이제까지 제시되어온 레이아웃(Layout) 방법으로는 면적의 한계에 장애(Bottleneck)가 되기 때문에, 새로운 구조의 기술 도입이 필요하게 된다.
지금까지 사용되어온 대부분의 메모리셀들은, 트랜지스터, 커패시터 및 콘택홀이 평면 레이아웃 상, 래터럴(lateral)로 이루어져 있으며, 상기 각각의 면적의 합이 메모리셀 면적을 결정하는 요인으로 작용하였다.
즉, Giga 비트급의 메모리셀을 구성하려면 약 0.3㎛2이하의 면적안에 트랜지스터, 커패시터, 및 소오스, 드레인영역의 접속을 위한 콘택홀이 모두 들어가야 하므로, 면적의 한계를 극복하기 위해서는 3차원적인 셀 구조가 필요하게 되고, 래터럴 레이아웃에서 버티컬(vertical) 레이아웃 구조로 셀을 구성해야 한다.
이러한 3차원적 셀 구조의 대표적인 예로서 트랜치 구조 또는 스택 구조를 들 수가 있는데, 상기 스택 구조의 경우는 단차문제, 트렌치 구조의 경우는 패턴 형성 및 세정의 문제가 야기된다.
한편, 1991년 IEDM에 도시바(Toshiba)가 발표한 논문 A Surrounding Isolation-Merged Plate Electrode (SIMPLE) Cell with checkered layout for 256Mbit DRAMs and beyond (T.Ozaki et al.)에서 제안된 SIMPLE 셀 구조는, 분리영역의 면적을 최소화시키면서 커패시터의 면적을 증가시킬 수 있는 구조이다. 그러나, 전송 트랜지스터의 소오스영역과 커패시터 스토리지 노드와의 접속공정이 래터럴 구성이기 때문에 접속을 위한 콘택홀 면적이 필요하다. 또한, 드레인영역과 비트라인과의 접속시에도 콘택홀 면적이 필요하게 된다. 따라서, 상기 SIMPLE 구조에 의하면, 0.1㎛의 디자인 룰 공정으로도 0.3㎛2정도의 셀 면적에 DRAM의 단위 소자들을 형성시킬 수 없으므로, Giga 비트급 이상의 메모리셀을 형성하는 것은 불가능하다.
또한, 1989년 IEDM에 도시바가 발표한 논문 A Surrounding Gate Transistor (SGT) Cell for 64/256Mbit DRAMs (K.Sunouchi et al.)에서 제안된 SGT 셀 구조는, 트랜치 커패시터에 수직 트랜지스터를 적용하므로 일정용량의 셀 커패시턴스 및 전기적 특성확보를 위해서는 트랜치 깊이가 10㎛이상을 유지해야 하기 때문에 트랜치 홀의 어스펙트비는 50정도까지 급격히 증가하여 공정실현이 불가능할 뿐만아니라 트랜치 세정(cleaning) 및 트랜치내 패턴 형성이 매우 어렵게 된다.
또한, 1 Giga 비트급 DRAM에서는 0.3㎛2정도의 면적내에 트랜지스터, 커패시터 및 소오스, 드레인영역이 형성되어어야 하기 때문에, 분리를 위한 공간확보가 어려워지고 이에 따라 누설 전류 증가 되며, 또 소오스 영역과 스토리지 노드의 콘택 사이즈 및 드레인 영역과 비트라인과의 콘택사이즈가 작아져 콘택 저항이 증가되기 때문에 근본적으로 데이터의 독출능력의 저하된다.
또한 상기 SGT 셀 구조의 제조공정에서, 단위 메모리셀을 구성하는 모든 소자가 메트릭스식의 트랜치에 의해 분리되는 실리콘 필라 내에 형성되나, 워드라인을 연결시키는 공정이 추가되고 상기 실리콘 필라를 형성하는 공정이 복잡하며, 커패시터를 형성하는 공정도 어렵다. 또한, 메모리셀 간의 분리특성이 취약하여 게이트전극 형성시 커패시터 플레이트 노드와의 쇼트가 발생할 가능성이 크다.
따라서, 본 발명은 상술한 문제점을 해결하기 위한 것으로, 집적도를 증가시킬 수 있는 반도체 장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판을 식각하여 제1트랜치와 그 사이에 제1필라들을 형성하는 단계; 상기 제1필라의 측벽에 스페이서를 형성하는 단계; 상기 제1트랜치를 더 식각하여 제2트랜치 및 그 사이에 제2필라들을 형성하는 단계; 상기 제2트랜치를 더 식각한 바닥에 제1절연막을 형성하는 단계; 상기 스페이서를 제거하고, 상기 제2필라들을 애워싸면서 연결되는 비트라인과 상기 비트라인에 포함된 불순물로 인하여 상기 제2필라상에 제1불순물 영역을 형성하는 단계; 상기 비트라인 사이에 제2절연막을 형성하는 단계; 제1필라의 측벽에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 상기 제1필라의 상부에서 일정거리 떨어져 측벽에 형성되는 게이트 전극과 개개의 상기 제1필라들에 형성된 상기 게이트 전극을 연결하는 워드라인을 형성하는 단계; 상기 워드라인에 의해 노출된 상기 제1필라의 측벽에 이온 주입하여 제2불순물 영역을 형성하는 단계; 및 상기 워드라인을 절연시키는 제1분리 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
상기 제1분리 절연막상에 상기 제1필라의 상부를 감싸면서 실린더 구조 또는 스택구조의 커패시터를 더 형성하는 단계를 포함할 수 도 있다.
또한 상기 커패시터를 제조하는 방법은, 상기 제1분리 절연막상에 기둥 모양의 절연막 패턴을 형성하는 단계, 상기 절연막 패턴상에 제1도전막을 형성하는 단계; 상기 제1도전막의 측벽에 스페이서를 형성하는 단계; 상기 제1도전막 및 절연막 스페이서상에 제2도전막을 형성하는 단계, 상기 제2도전막을 에치백하여 절연막 패턴과 스페이서를 노출하는 단계, 상기 노출된 절연막 패턴과 스페이서를 식각하여 기둥모양의 스토리지 노드를 형성하는 단계; 상기 스토리지 노드의 전면에 유전체막, 플레이트 노드를 형성하는 단계를 포함한다.
또한 상기 제1필라들의 측벽에 게이트 산화막을 형성하기 전에 문턱전압을 조절하기 위해 이온 주입하는 단계를 더 포함할 수 있으며, 상기 스페이서는 열산화막, 질화막 및 CVD 산화막의 3층막으로 형성한다.
또한, 상기 제2트랜치의 깊이는 상기 제1불순물 영역과 접촉 크기를 결정하며, 상기 제2트랜치를 더 식각하여 상기 제1불순물영역과의 접촉 크기를 결정할 수 있다. 상기 워드라인은 상기 제1필라의 상부에서 일정거리 떨어지지 않고 측벽 전면에 형성할 수도 있다.
이상의 본 발명은 2∼3㎛정도의 얕은 트랜치 및 필라를 형성하면 되므로 공정진행이 용이하고 워드라인 및 비트라인이 필라를 감싸면서 트랜치를 매립하는 구조이므로, 상부에 커패시터를 형성할 때 이웃하는 층에 대한 디자인 마진을 확보할 수 있다. 또한 셀 영역대 스토리지 노드영역의 비율을 높여 셀영역의 효율을 극대화 시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 본 발명의 반도체 장치의 레이아웃도로서, 참조부호 18은 필라를 나타내고, 참조부호 31은 워드라인을 나타낸다. 참조부호 27은 비트라인을 나타내며, 참조부호 42는 스토리지 노드 형성 패턴을 나타낸다.
제2a도 및 제2b도는 제1도의 워드라인(31) 및 비트라인(27)에 따라 평행하게 자른 반도체장치의 단면도이다.
제2a도 및 제2b도를 참조하면, 기판을 식각하여 형성된 제1트랜치에 의해 분리되어진 제1필라들(18)와 그 하부에 연결되어 있고 제2트랜치에 의해 분리되어진 구경이 큰 제2필라들(18a)가 형성되어 있다. 상기 제1필라들(18)의 양측면에 게이트 산화막(30) 및 게이트 전극(31, 31a)이 위치하며, 상기 게이트 전극(31, 31a)은 상하부에 형성된 분리절연막(33, 28a)으로 전연되어 있다. 특히, 상기 제2a도에 도시한 상기 제1도의 워드 라인에 따른 단면도에는 상기 게이트 전극(31)이 트랜치의 바닥에도 형성되어 있어 연결되어 있으며, 반면에 상기 제2b도에 도시한 제1도의 비트라인에 따른 단면도에는 상기 게이트 전극(31a)은 연결되어 있지 않다.
또한 상기 제1필라들(18)와 연결된 제2필라(18a)들의 양측면에는 비트라인(27, 27a)이 형성되어 있고, 상기 비트라인을 절연하기 위해 상하부에 제1,제2분리 절연막(28a, 23)이 형성되어 있다. 특히, 상기 제2a도에 도시한 상기 제1도의 워드 라인에 따른 단면도에는 상기 비트라인이 연걸되어 있지 않고, 반면에 상기 제2b도에 도시한 제1도의 비트라인에 따른 단면도에는 트랜치의 바닥에도 형성되어 연결되어 있다.
또한 상기 트랜치에 매몰되어 형성된 분리 절연막상에 제1필라를 둘러싸면서 기둥모양으로 스토리지 노드(41)가 형성되어 있고 그위에 유전체막(39) 및 플레이트 노드(40)가 순차적으로 형성되어 커패시터를 형성한다.
제3도는 상기 제2a도 및 제2b도에 도시한 본 발명에 의한 반도체 장치를 3차원으로 도시한 셀 구조도이다.
먼저, 도면에 워드라인 방향(WL)과 비트라인(BL) 방향이 도시되어 있으며, 플레이트 노드 및 각 층을 절연하기 위한 층간절연막은 부분적으로 생략되어 있다. 기판을 식각하여 형성된 제1트랜치에 의해 분리되어진 제1필라들(18)와 그 하부에 연결되어 있고 제2트랜치에 의해 분리되어진 구경이 큰 제2필라들(18a)가 형성되어 있다. 상기 제1필라들(18)을 둘러싸면서 연결되어 있고 절연막(28a)에 의해 분리되는 워드라인(31)이 형성되어 있고, 상기 제2필라들(18a)를 둘러싸면서 연결되어 있는 비트라인(28)이 형성되어 있다.
또한 상기 제1필라들(18) 및 제2필라들(18a)의 상부에서부터 수직상으로 형성되는 제1불순물 영역(43) 및 제2불순물 영역(44)과 그 사이에 채널영역(45)이 형성되어 있다. 상기 제1불순물영역(43)은 소오스 영역으로 작용하며, 제2불순물 영역(44)은 드레인 영역으로 작용한다. 이하에서는 소오스 및 드레인 영역으로 칭한다. 상기 드레인 영역(44)은 비트라인(28)과 연결되며, 상기 제1트랜치에 매몰되어 형성된 분리 절연막상에 상기 제1필라를 감싸면서 형성되고 상기 소오스 영역(43)과 연결되는 스토리지 노드(41)이 형성된다. 상기 스토리지 노드(41)는 복수의 실린더 모양의 기둥으로 형성되고 그 사이에 유전체막 및 플레이트가 순차적으로 형성되어 커패시터를 형성한다.
이하, 첨부한 도면을 참조하여 본 발명에 의한 반도체장치의 제조방법을 상세하게 설명한다.
제4도 내지 제18도는 본 발명에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이고, 구체적으로 제4a도 내지 제18A도는 워드라인에 따라 평행하게 자른 반도체장치의 단면도들이고, 제4b도 내지 제18b도는 배트라인에 따라 평행하게 자른 반도체장치의 단면도들이다. 제4a도 및 제4b도는 반도체 기판(10)상에 패드 산화막(11), 버퍼 폴리실리콘층(12), 제1실리콘질화막(13) 및 제1산화막(14)을 순차적으로 형성하는 단계를 도시한다.
반도체기판(10)상에 CVD산화막이나 고온산화막을 100∼400Å 정도의 두께로 침적하여 패드 산화막(11)을 형성한 후, 상기 패드 산화막(11)상에 폴리실리콘을 중착하여 버퍼 폴리실리콘층(12)상에 제1실리콘질화막(13)을 형성한후, 상기 제1실리콘 질화막상(13)에 CVD방법으로 제1산화막(14)을 형성한다.
이어서, 상기 제1산화막(14)상에 포토 레지스트를 도포한후 패터닝하여 포토 레지스트 패턴(15a)을 형성하는데, 상기 포토 레지스트 패턴(15a)은 후공정에 형성되는 필라 또는 상기 순차적으로 형성된 층(13, 12, 11, 10)의 식각마스크로 사용된다.
제5a도 및 제5b도는 상기 반도체 기판(10)을 식각하여 제1필라들(18)를 형성하는 단계를 도시한다.
상기 형성된 포토 레지스트 패턴(15a)을 식각마스크로 하여, 상기 패드 산화막(11), 버퍼 폴리실리콘층(12), 제1실리콘질화막(13) 및 제1산화막(14)을 순차적으로 식각하고, 이어서 반도체 기판(10)을 식각함으로써 제1필라들(18)과 그 사이에 제1트랜치(19)를 형성하다. 상기 제1트랜치는 폭(w)이 0.1∼0.15㎛, 깊이(d)가 1∼2㎛ 정도로 형성하며, 이는 원하는 수직 트랜지스터의 길이(length)에 따라 변경할 수 있다.
이어서, 상기 제1필라(18)가 형성되어 있는 반도체 기판(10)의 전면에 열산화 방법으로 제2산화막(15)을 형성한후, 계속하여 제2실리콘 질화막(16) 및 제3산화막(17)을 형성한 다음, 에치백하여 상기 필라의 양측벽에 상기 제2산화막(15), 제2실리콘 질화막(16) 및 제3산화막(17)으로 구성된 제1스페이서(15, 16, 17)를 형성한다.
제6a도 및 제6b도는 상기 트랜치를 갖는 반도체 기판을 2차 식각하는 단계를 도시한다.
상기 형성된 스페이서(15, 16, 17)를 식각마스크로 하여, 상기 식각된 반도체 기판을 다시 2차 식각함으로써 상기 제1트랜치보다 더 깊게 제2트랜치(20)와 그 사이에 대응하여 제2필라들(18a)을 형성된다. 상기 제2트랜치(20)는 상기 제1필라(18)의 하부(바닥)로부터 0.5∼1㎛ 정도의 깊이가 되며, 이는 원하는 불순물 영역(예컨대 드레인 영역)간의 접촉(contact) 크기에 따라 변경할 수 있다.
제7a도 및 제7b도는 상기 제2필라들의 양측벽에 실리콘 질화막(21)를 형성하는 단계를 도시한다.
구체적으로, 열산화를 방지할 목적으로 상기 제2필라(18a)의 양측벽에 질화 실리콘을 증착하여 제3실리콘 질화막(21)를 형성한다.
제8a도 및 제8b도는 상기 제2트랜치를 갖는 반도체 기판을 3차 식각하는 단계를 도시한다.
상기 형성된 제3실리콘 질화막(21)를 식각마스크로 하여, 상기 식각된 반도체 기판을 다시 3차 식각함으로써 상기 제2트랜치보다 더 깊어진 제3트랜치(22)와 그 사이에 제3필라들(18b)을 형성된다. 상기 3차로 식각된 반도체 기판의 제3트랜치(22)의 바닥에는 후 공정에서 열산화 방법에 의한 산화막이 형성된다. 상기 제2트랜치(20)와 제3트랜치(22)의 깊이와 폭은 후공정에서 형성되는 비트라인과 드레인의 접촉창의 크기 및 분리 산화막의 크기를 조절하는데 이용된다.
제9a도 및 제9b도는 상기 3차 식각에 의해 형성된 제3트랜치(22)의 바닥에 제4산화막(23)을 형성하는 단계를 도시한다.
구체적으로, 상기 3차 식각에 의해 상기 제2트랜치(20)보다 더 깊어진 제3트랜치의 바닥에 열산화 방법에 의한 제4산화막(23)을 형성하는데, 상기 제4산화막(23)은 비트 라인사이의 절연 또는 분리를 위해 사용되는 분리 절연막이 된다.
제10a도 및 제10b도는 상기 2차 식각에 의해 형성된 제2필라(18a)의 양측벽에 비트 라인 형성을 위한 제1폴리실리콘막(25, 25a)을 형성하는 단계를 도시한다.
먼저, 상기 형성된 제3실리콘 질화막(21)를 습식식각으로 제거한후 전면에 폴리시리콘을 증착한다. 이어서, 상기 폴리실리콘상에 포토 레지스트를 도포한후 패터닝하여 포토 레지스트 패턴(24, 24a)을 형성한다. 다음에, 상기 포토 레지스트 패턴(24, 24a)을 식각마스크로 하여 상기 폴리실리콘을 식각하여 상기 제2트랜치(20)의 양측부 및 제1산화막(14)상에 제1폴리실리콘막(25, 25a)이 형성된다.
특히, 상기 제10b도에 도시한 상기 제1도의 비트라인에 따른 반도체 장치의 단면도에는 제2트랜치(20)의 바닥에 제1폴리실리콘막(25)이 연결되어 있으며, 반면에 상기 제10a도에 도시한 제1도의 워드라인에 따른 단면도에는 제2트랜치(20)의 바닥에 상기 제1폴리실리콘막(25a)은 분리되어 있다.
제11a도 및 제11b도는 상기 제1폴리실리콘막(25, 25a)상에 포토 레지스트를 도포한후 전면식각하는 단계를 도시한다.
먼저, 상기 형성된 포토 레지스트 패턴(24, 24a)을 제거하고, 다시 상기 제1폴리실리콘막(25, 25a)상에 포토 레지스트를 도포한후, 전면식각하여 상기 제1폴리실리콘막(25, 25a)사이에 트랜치의 바닥에서 일정높이로 포토 레지스트 패턴(26)을 형성한다.
제12a도 및 제12b도는 상기 제1폴리실리콘막(25, 25a)을 전면식각하여 비트라인(27, 27a)을 형성하는 단계를 도시한다.
구체적으로, 상기 포토 레지스트 패턴(26) 및 제3산화막(17)을 식각마스크로 하여 상기 제1폴리실리콘막(25, 25a)을 건식식각이나 습식식각으로 제거한다. 이렇게 되면, 상기 2차 식각에 의해 형성된 제2필라(18a)의 양측벽과 제2트랜치(22)의 바닥에 비트라인(27, 27a)이 형성된다. 이어서, 제3산화막(17)을 제거하고 제2실리콘 질화막(16)을 산화방지막으로 하여 상기 비트라인을 산화시켜 상기 비트라인(27a, 27)을 절연한다. 이때, 비트라인(27, 27a)간에는 상기 비트라인의 산화에 의하여 생성되는 분리 절연막(28, 28a)에 의하여 채워진다. 계속하여, 수직 트랜지스터의 임계전압을 조절하기 위하여 예컨대, 보론으로 이온주입을 진행한후, 상기 제2산화막(17)과 제2실리콘 질화막(16)을 제거한다.
특히, 상기 제12b도에 도시한 상기 제1도의 비트라인에 따른 반도체 장치의 단면도에는 제2트랜치(22)의 바닥에 상기 비트라인(27)이 연결되어 있으며, 반면에 상기 제12a도에 도시한 제1도의 워드라인에 따른 단면도에는 제2트랜치(22)의 바닥에 상기 비트라인(27a)은 분리되어 있다.
제13a도 및 제13b도는 상기 1차 식각에 의해 형성된 제1필라들(18)의 양측벽에 워드 라인 형성을 위한 제2폴리실리콘막(31, 31a)을 형성하는 단계를 도시한다.
먼저, 상기 형성된 제1필라(18)의 양측벽에 게이트 산화막(30)을 형성한후, 전면에 폴리실리콘을 증착한다. 이어서, 상기 폴리실리콘상에 포토 레지스트를 도포한후 패터닝하여 포토 레지스트 패턴(24b, 24c)을 형성한다. 다음에, 상기 포토 레지스트 패턴(24, 24a)을 식각마스크로 하여 상기 폴리실리콘을 식각하여 상기 제1필라(18)의 양측부 및 제1산화막상에 제2폴리실리콘막(31, 31a)이 형성된다.
특히, 상기 제13b도에 도시한 상기 제1도의 비트라인에 따른 반도체 장치의 단면도에는 제1트랜치(20)의 바닥에 상기 제2폴리실리콘막(31a)이 분리되어 있으며, 반면에 상기 제13a도에 도시한 제1도의 워드라인에 따른 단면도에는 제1트랜치(20)의 바닥에 상기 제2폴리실리콘막(31)은 연결되어 있다.
제14a도 및 제14b도는 상기 제2폴리실리콘막(31, 31a)상에 포토 레지스트를 도포한후 전면식각하는 단계를 도시한다.
먼저, 상기 형성된 포토 레지스트 패턴(24b, 24c)을 제거하고, 다시 상기 제2폴리실리콘막(31, 31a)상에 포토 레지스트을 도포한후, 상기 포토레지스트를 전면식각하여, 상기 제1필라의 표면에서 일정깊이로 포토 레지스트 패턴(32)을 형성한다.
이어서, 상기 포토 레지스트 패턴(32)을 마스크로 하여 상기 제2폴리 실리콘막을 건식식각이나 습식식각한다. 이렇게 되면, 상기 1차 식각에 의해 형성된 제1필라(18)의 양측벽의 일부와 제1트랜치(19)의 바닥에 워드라인이 형성된다. 상기 제2폴리실리콘막(31, 31a)의 식각은 본 실시예에서는 제1필라(18)의 상면에서 일정깊이로 형성하였으나, 제1필라의 상부까지 식각하여 워드라인을 형서할 수 도 있다.
제15a도 및 제15b도는 워드라인(31, 31a)을 형성하는 단계를 도시한다.
먼저, 상기 포토 레지스트 패턴(32)을 제거한다. 이렇게 되면, 상기 1차 식각에 의해 형성된 제1필라(18) 일부의 양측벽과 제1트랜치(19)의 바닥에 워드라인(31, 31a)이 형성된다. 이어서, 상기 워드라인을 산화시키거나 CVD산화막을 전면에 증착 및 에치백하여, 상기 워드라인을 절연하는 분리절연막(33)을 형성한다. 계속하여, 전면에 수직 트랜지스터의 소오스 영역을 형성하기 위하여 예컨대 인 또는 비소(34)을 이용하여 이온주입을 진행한다.
특히, 상기 제15a도에 도시한 상기 제1도의 워드 라인에 따른 반도체 장치의 단면도에는 제1트랜치(19)의 바닥에 상기 워드라인(31)이 연결되어 있으며, 반면에 상기 제15b도에 도시한 제1도의 비트라인에 따른 단면도에는 제1트랜치의 바닥에 상기 워드라인(31a)은 분리되어 있다.
제16a도 및 제16b도는 상기 분리 절연막(33)상에 제5산화막 패턴(35)을 형성하는 단계를 나타낸다.
커패시터 형성을 위하여 CVD방법으로 제5산화막을 기판전면에 걸쳐 형성한후 패턴닝하여 기둥모양으로 제5산화막 패턴(35: 절연막 패턴)을 형성한다. 이때 제5산화막 패턴의 폭(35)은 후 공정에서 형서되는 스토리지 전극사이의 공간(space)를 결정하며, 상기 제5산화막 패턴(35)은 스토리지 노드사이의 절연을 위해 사용된다.
제17a도 및 제17b도는 제3폴리실리콘막(36), 제2스페이서(37) 및 제4폴리실리콘막(38)를 형성하는 단계를 나타낸다.
먼저, 상기 기둥형태의 제5산화막 패턴(35)이 형성된 기판전면에 걸쳐서 제1도전막으로 스토리지 노드용 제3폴리실리콘막(36)를 형성한다. 상기 제3폴리실리콘막(36)는 상기 제2분리산화막(33)을 덮으면서 증착된다. 이어서, 상기 제3폴리실리콘막(36)이 형성된 기판 전면에 걸쳐 CVD방법으로 산화막을 형성한후, 식각하여 제3폴리실리콘막의 양측벽에 제2스페이서(37)를 형성한다. 계속하여 상기 결과물 전면에 도전막으로 스토리지 노드용 제4폴리실리콘막(38)을 형성한다.
제18a도 및 제18b도는 스토리지 노드(41) 및 플레이트 전극(40)을 형서하는 단계를 나타낸다.
먼저, 제4폴리실리콘막(38)을 에치백하면 상기 제5산화막 패턴(35)과 제2스페이서(37)가 노출된다. 이어서, 상기 노출된 제5산화막 패턴(35)과 제2스페이서(37)를 숩식식각으로 제거한다. 이렇게 되면, 상기 제3폴리실리콘막(36)과 제4폴리실리콘막(38)으로 구성되며 기둥모양으로 스토리지 노드(41)가 형성된다.
다음에, 상기 스토리지 전극(41)의 전면에 유전체막(39), 예컨데 산화막/질화막/산화막의 3층막을 형성한후, 결과물 전면에 폴리실리콘으로 플레이트 노드(40)를 형성하여 메모리 소자의 셀을 완성한다.
이상의 본 발명은 트랜지스터의 소오스영역과 커패시터 스토리지 노드와의 접속공정이 수직상으로 형성되고 접속을 위한 콘택홀 면적이 필요하지 않다. 또한, 드레인영역과 비트라인과의 접속시에도 콘택홀 면적이 필요치 않다. 따라서, 0.1㎛의 디자인 룰 공정으로도 0.3㎛2정도의 셀 면적에 DRAM의 단위 소자들을 형성시킬 수 있다.
또한, 본 발명은 2∼3㎛정도의 얕은 트랜치 및 필라를 형성하게 되므로 공정진행이 워드라인 및 비트라인이 필라를 감싸면서 트랜치를 매립하는 구조이므로, 상부에 커패시터를 형성할 때 이웃하는 층에 대한 디자인 마진을 확보할 수 있다. 또한 셀 영역대 스토리지 노드영역의 비율을 높여 셀영역의 효율을 극대화 시킬 수 있다.
또한 제1, 제2필라의 높이 및 커패시터의 스토리지 노드의 높이를 조절함으로써 깊은 트랜치에 대한 문제점 및 스택커패시터의 단차 문제를 해결할 수 있으며, 스토리지 노드와 연결되는 제2불순물 영역(소오스 영역)은 수직 트랜지스터의 채널영역만 인접하고 있으므로 셀 누설 전류를 줄일 수 있다.
또한 스토리지 노드와 제2불순물 영역(소오스 영역) 및 비트라인과 제1불순물 영역(드레인 영역)은 상기 필라들을 감싸면서 셀프 얼라인 방식으로 형성되기 때문에 평면 셀 영역의 증가없이 콘택 면적을 증가시켜 콘택 저항을 매우 작게 할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당분야의 통상의 지식을 가진 자에 의하여 다양한 변형이 가능함은 물론이다.

Claims (9)

  1. 반도체 기판을 식각하여 제1트랜치와 그 사이에 제1필라들을 형성하는 단계; 상기 제1필라의 측벽에 스페이서를 형성하는 단계; 상기 제1트랜치를 더 식각하여 제2트랜치 및 그 사이에 제2필라들을 형성하는 단계; 상기 제2트랜치를 더 식각한 바닥에 제1절연막을 형성하는 단계; 상기 스페이서를 제거하고, 상기 제2필라들을 애워싸면서 연결되는 비트라인과 상기 비트라인에 포함된 불순물로 인하여 상기 제2필라상에 제1불순물 영역을 형서하는 단계; 상기 비트라인 사이에 제2절연막을 형성하는 단계; 제1필라의 측벽에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 상기 제1필라의 상부에서 일정거리 떨어져 측벽에 형성되는 게이트 전극과 개개의 상기 제1필라들에 형성된 상기 게이트 전극을 연결하는 워드라인을 형성하는 단계; 상기 워드라인에 의해 노출된 상기 제1필라의 측벽에 이온 주입하여 제2불순물 영역을 형성하는 단계; 및 상기 워드라인을 절연시키는 제1분리 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 제1분리 절연막상에 커패시터를 더 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1분리 절연막상에 상기 제1필라의 상부를 감싸면서 실린더 구조 또는 스택구조의 커패시터를 더 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 커패시터를 제조하는 방법은, 상기 제1분리 절연막상에 기둥 모양의 절연막 패턴을 형성하는 단계, 상기 절연막 패턴상에 제1도전막을 형성하는 단계; 상기 제1도전막의 측벽에 스페이서를 형성하는 단계; 상기 제1도전막 및 절연막 스페이서상에 제2도전막을 형성하는 단계, 상기 제2도전막을 에치백하여 절연막 패턴과 스페이서를 노출하는 단계, 상기 노출된 절연막 패턴과 스페이서를 식각하여 기둥모양의 스토리지 노드를 형성하는 단계; 상기 스토리지 노드의 전면에 유전체막, 플레이트 노드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 제1필라의 측벽에 게이트 산화막을 형성하기 전에 문턱전압(threshold voltage)을 조절하기 위해 이온 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 스페이서는 열산화막, 질화막 및 CVD 산화막의 3층막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제1항에 있어서, 상기 제2트랜치의 깊이를 조절하여 상기 제1불순물 영역과의 접촉 크기를 결정하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제1항에 있어서, 상기 제2트랜치를 더 식각하여 상기 제1불순물영역의 분리 크기를 결정하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제1항에 있어서, 사익 워드라인은 상기 제1필라의 상부에서 일정거리 떨어지지 않고 상기 제1필라의 측벽 전면에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
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