KR19980028402A - 디램(dram) 셀의 구조 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 디램에 관한 것으로, 특히 제조 공정을 크게 줄이면서 고접적도에 적당하도록 수직형으로 형성한 디램(DRAM) 셀의 구조 및 그 제조 방법에 관한 것이다.
상기와 같은 본 발명 디램은 기판에 일정 간격을 갖고 일방향으로 형성된 비트라인과,상기 비트라인과 워드라인이 교차되는 부분의 비트라인위에 상기비트라인과 연결되어 형성되는 채널영역과, 상기 채널영역의 측벽 및 비트라인 창에 형성되는 제 1 절연막과, 상기 채널영역의 측면에 형성된 상기 제 1 절연막 측벽과 상기 비트라인과 수직한 방향으로 상기 비트라인 상에 형성된 제 1절연막 위에 형성되는 워드라인과, 상기 채널영역에서 제 1 콘택홀을 갖고 상기 워드라인을 절연시키도록 워드라인 상에 형성되는 제 2 절연막과, 상기 채널영역과 콘택되며 상기 채널영역 상부 및 인접부분에 형성되는 캐패시터를 포함하여 구성된다.

Description

디램(DRAM) 셀의 구조 및 그 제조 방법
본 발명은 디램에 관한 것으로, 특히 제조 공정을 크게 줄이면서 고접적도에 적당하도록 수직형으로 형성한 디램(DRAM) 셀의 구조 및 그 제조 방법에 관한 것이다.
일반적으로 디램 셀은 한 개의 비트라인(bit line)과 한 개의 워드라인(word line)과 한 개의 엑세스 트랜지스터(access transistor)와 한 개의 저장 캐패시터(stotage capacitor)로 이루어졌고 그 구조는 엑세스 트랜지스터(access transistor)의 게이트가 하나의 워드라인에 연결되어 있고 엑세스 트랜지스터(access transistor)의 드레인은 비트라인에 연결되어 있는 이른바 수평적인 구조를 이른다.
이와 같은 디램 소자의 집적화를 높이기 위하여 많은 종류의 셀 어레이(cell array) 그 구조가 제안되고 있다.
이하, 첨부 도면을 참조하여 종래의 디램 셀을 설명하면 다음과 같다.
도 1은 종래의 디램 셀의 구조 단면도이다.
도 1에 도시한 바와 같이 종래의 디램 셀의 구조는 N형 반도체 기판(10)에 형성되는 P형 우물(Well) (11)과, 상기 P형 우물(Well) (11)의 활성 영역 상에 게이트 산화막(12)과 게이트 캡 산화막(14)및 측벽 산화막(15)으로 절연되어 형성되는 게이트 전극(13)과, 상기 게이트 전극(13) 양측의 P형 우물(11)내에 형성된 드레인 영역(16a)과 소오스 영역(16b), 상기 게이트 전극(13)을 포함한 기판 전면에 상기 드레인 영역(16a)에 제 1 콘택홀을 갖고 형성되는 제 1 층간 절연막(17)과 상기 제 1 콘택홀을 통해 상기 드레인 영역(16a)과 전기적으로 연결되도록 상기 제 1 층간 절연막(17) 위에 형성되어 데이타를 전송하는 비트라인(19)과, 상기 비트라인(19)을 포함한 기판 전면에 상기 소오스 영역(16b)에 제 2 콘택홀을 갖고 형성되는 제 2,제 3 층간 절연막(21,22)과, 상기 제 2 콘택홀을 통해 상기 소오스 영역(16b)과 전기적으로 연결되어 상기 제 3 층간 절연막(22) 위에 형성되고 양측 모서리 부분에 돌출부를 갖도록 형성되는 캐패시터의 스토리지 노드(23)와, 상기 스토리지 노드(23) 상에 형성된 유전체(24)와, 상기 유전제(24) 상에 형성된 캐패시터의 플레이트 노드(25)를 포함하여 구성된다. 그리고 여기서 제 1 콘택홀 및 제 2 콘택홀 내의 측면에는 측벽 절연막(18)이 형성되고 비트라인은 전도층이 적층되어 형성된 이중 구조이다.
이와 같은 종래의 디램 셀은 소오스 영역(16b)과 드레인 영역(16a) 및 채널영역이 수평적인 구조를 가지고 있으며 게이트 산화막(12)과 게이트 전극(13)이 채널 위에 형성된다.
종래의 디램 셀은 다음과 같은 문제점이 있었다.
첫째, 종래의 디램 셀은 소오스 영역과 드레인 영역 및 채널영역이 수평적인 구조를 가지고 있으므로 고접적도의 소자에서는 단채널 효과가 심각해지며 또한 셀의 크기가 감소하면서 용량 확보에도 어려움이 따른다.
둘째, 비트라인과 캐패시터를 트랜지스터의 소오스 영역과 드레인 영역과 콘택되도록 차례로 적층시켜 형성하는 구조이므로 복잡한 마스크 공정과 마진 확보에 어려움이 따른다.
본 발명은 상기와 같은 문제점을 해결하기여 안출한 것으로써 고접적도에 적당하도록 수직형의 디램 셀을 제공하는데 그 목적이 있다.
도 1은 종래 디램(DRAM) 셀의 구조 단면도
도 2a와 2b는 본 발명 제 1 실시예의 디램(DRAM) 셀의 어레이를 보여주는 평면도
도 3은 도 2b의 A-A' 부분을 자른 본 발명 제 1 실시예의 디램(DRAM) 셀의구조 단면도
도 4는 도 2b의 B-B' 부분을 자른 본 발명 제 1 실시예의 디램(DRAM) 셀의 구조 단면도
도 5a 내지 5j는 도 2b의 A-A' 부분을 자른 본 발명 제 1 실시예의 디램(DRAM) 셀의 제조 과정을 나타낸 공정 단면도
도 6는 도 2b의 A-A'부분을 자른 본 발명 제 2 실시예의 디램(DRAM) 셀의 구조 단면도
도 7은 도 2b의 B-B' 부분을 자른 본 발명 제 2 실시예의 디램(DRAM) 셀의 구조 단면도
도 8a 내지 8i는 본 발명 제 2 실시예의 디램(DRAM) 셀의 제조 과정을 나타낸 공정 단면도
* 도면의 주요부분에 대한 부호의 설명
30 : 기판 31 : P형 반도체층
32 : 비트라인 33,63 : 제 1 산화막
34,64 : 채널층 35,65 : 게이트 산화막
36,66 : 워드라인 36a,65 : 게이트 전극
37,67 : 제 1 절연막 38,68 : 제 1 전도층
39,69 : 제 1 유전막 40,70 : 제 1 감광막
41,71 : 제 2 전도층 42,72 : 제 2 감광막
43,73 : 제 2 유전막 44,74 : 제 3 전도층
45,75 : 제 2 절연막 60 : 절연 기판
61 : 절연 산화막 62 : 실리콘층
본 발명에 따른 디램은 기판에 일정 간격을 갖고 일방향으로 형성된 비트라인과, 상기 비트라인과 워드라인이 교차되는 부분의 비트라인위에 상기 비트라인과 연결되어 형성되는 채널영역과, 상기 채널영역의 측벽 및 비트라인 상에 형성되는 제 1 절연막과, 상기 채널영역의 측면에 형성된 상기 제 1 절연막 측벽과 상기 비트라인과 수직한 방향으로 상기 비트라인 상에 형성된 제 1 절연막 위에 형성되는 워드라인과, 상기 채널영역에서 제 1 콘택홀을 갖고 상기 워드라인을 절연시키도록 워드라인 상에 형성되는 제 2 절연막과, 상기 채널영역 과 콘택되며 상기 채널영역 상부 및 인접부분에 형성되는 캐패시터를 포함하여 구성되는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명 제 1 실시예의 디램 셀의 구조 및 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2a와 2b는 본 발명 디램(DRAM) 셀의 어레이를 보여주는 평면도이다.
그리고 도 3은 도 2b의 A-A' 부분을 자른 본 발명 제 1 실시예의 디램(DRAM) 셀의 구조 단면도이고, 도 4는 도 2b의 B-B' 부분을 자른 본 발명 제 1 실시예의 디램(DRAM) 셀의 구조 단면도이다.
그리고 도 5a 내지 5j는 도 2b의 A-A' 부분을 자른 본 발명 제 1 실시예의 디램(DRAM) 셀의 제조 과정을 나타낸 공정 단면도이다.
그리고 도 6는 도 2b의 A-A'부분을 자른 본 발명 제 2 실시예의 디램(DRAM)셀의 구조 단면도이고, 도 7은 도 2b의 B-B' 부분을 자른 본 발명 제 2 실시예의 디램(DRAM) 셀의 구조 단면도이다.
그리고 도 8a 내지 8i는 본 발명 제 2 실시예의 디램(DRAM)) 셀의 제조 과정을 나타낸 공정 단면도이다.
먼저 도 2a에 도시한 바와 같이 본 발명 제 1 실시예의 디램(DRAM) 셀의 게이트 전극(36a)과 채널 형성 부분의 평면도는 워드라인(36)과 비트라인(32)이 수직 교차하여 형성되고 워드라인(36)과 비트라인(32)이 수직 교차하는 영역에 디램 셀의 채널영역(34)이 형성되어 있고 이 채널영역(34)을 감싸도록 게이트산화막(35)이 형성된다. 그리고 이 채널영역(34)과 게이트 산화막(35)을 감싸도록 게이트 전극(36a)이 형성되어 있다.
다음으로 도 2b에 도시한 바와 같이 본 발명 디램 셀의 평면도는 워드라인(36)과 비트라인(32)이 직교하여 형성되고 워드라인(36)과 비트라인(32)이 직교하여 교차된 영역에 게이트 전극(36a)이 원형의 고리 모양으로 형성되어 있고 이 게이트 전극(36a)을 감싸도록 제 1 전도층(38)이 있으며 상기 제 1 전도층(38)을 감싸도록 제 1 유전막(39)이 있고(도 3 참고) 상기 제 1 유전막(39)을 감싸도록 제 2 전도층(41)이 있다. 그리고 상기 제 2 전도층(41)을 감싸도록 제 2 유전막(43) (도 3 참고)이 있으며 상기 제 2 유전막(43)을 감싸도록 제 3 전도층(44)이 형성되어 있다. 이와 같이 비트라인(32)과 게이트 전극(36a)과 캐패시터 영역을 차례로 적층하여 형성하므로써 고집적 디램 소자 제작에 용이하다.
이어서 도 2b와 같은 평면도를 갖춘 도 3과 도4에 도시한 바와 같이 본 발명 제 1 실시예의 디램 셀의 구조는 N형 기판(30)과 비트라인(32)을 절연시키기 위하여 N형 기판(30) 내의 소정 영역까지 형성된 P형 반도체층(31)과, N형 기판(30)내의 P형 반도체층(31) 내에 일방향으로 N형 반도체층을 주입하여 형성한 비트라인(32)과, 그리고 상기의 비트라인(32) 상의 소정 영역에 원통 모양으로 형성된 수직의 채널영역(34)과, 상기 채널영역(34) 양측면에 채널영역(34)을 감싸도록 채널영역(34)보다 높게 형성된 게이트 산화막(35)과, 상기 게이트 산화막(35)과 채널영역(34)을 제외한 영역의 비트라인(32)상에 제 1 산화막(33)과, 상기 게이트 산화막(35)보다 낮게 게이트 산화막(35)의 측면을 따라 형성된 수직의 게이트 전극(36a)과, 상기 채널영역(34)의 상부를 제외한 영역에 채널영역(34)과 게이트 전극(36a)을 둘리싸도록 적층되어 형성된 제 1 절연막(37)과 제 1 전도층(38), 상기 제 1 전도층(38) 창에 제 1 유전막(39)과, 상기 채널영역(34)의 상부에 콘택되어 제 1 유전막(39)을 둘러싸고 있는 캐패시터의 스토리지 노드 역할을 하는 제 2 전도층(41)과, 상기 제 2 전도층(41)과 제 1 산화막(33)을 둘러싸고 있는 제 2 유전막(43)과, 상기 제 2 유전막(43)상에 캐패시터의 플레이트 노드 역할을 하는 제 3 전도층(44)과, 상기 제 3 전도층(44) 상의 전면에 형성된 제 2 절연막(45)을 포함하여 구성된다.
상기에 설명한 구조에서와 같이 본 발명 제 1 실시예의 디램 셀의 구조에서 캐패시터는 제 1 전도층(38)이 캐패시터 스토리지 노드로 사용되는 제 2 전도층(41)과 연결되어서 캐패시터의 스토리지 노드 역할을 하므로 캐패시터의 용랑이 증가하게 된다. 또한 비트라인(32)과 게이트 전극(36a)과 캐패시터가 적층되어 형성되며 채널영역(34)이 수직으로 형성되는 수직의 셀 구조를 갖추고 있으므로 소자의 집적도가 높아지고 소자의 동작속도도 향상된다.
여기서 P형 반도체층(31)은 N형 기판(30)과 비트라인(32)을 격리시키는 역할을 한다.
이어서 도 2b의 A-A' 부분에서 바라본 도 5에 도시된 바와 같이 본 발명 제1 실시예의 디램 셀의 제조 방법은 도 5a에서와 같이 N형 기판(30)의 소정 영역까지 P형 불순물인 보론(B+) 이온을 주입하여 P형 반도체층(31)을 형성하고 다음으로 N형 불순물인 인(phosphors) 이온을 고농도로 주입하여 소오스 역할을 하는 비트라인(32)을 형성 한다.
그리고 도 5b에서와 같이 N형 기판(30)의 비트라인(32) 상에 제 1 산화막(33)을 증착한 후 그 위에 감광막을 도포하여 노광 및 현상 공정으로 감광막의 소정 부분을 선택적으로 패터닝하고, 패터닝된 감광막을 마스크로 이용하여 제 1 산화막(33)을 식각하여 홀(Hole)을 형성한다. 그후에 감광막을 제거한다.
다음으로 도 5c에서와 같이 제 1 산화막(33)에 형성된 홀(Hole)에 선택적 에피텍셜 방법으로 실리콘층(Si)을 형성하여 원통형의 채널영역(34)을 형성한다.
이어서 등방성 식각 방법으로 소오스 역할을 하는 비트라인(32)과 전기적 분리가 되도록 제 1 산화막(33)의 식각량을 조절하여 소정량을 남기고 제거한다.
그리고 드 5d에 도시된 바와 같이 전면에 산화막을 증착한 후 이방성 식각으로 채널영역(34)의 양측면의 측벽에 게이트 산화막(35)을 형성한다.
이어서 도 5e에 도시된 바와 같이 전면에 워드라인(36)과 게이트 전극(6a)으로 사용될 폴리 실리콘을 증착한다.
그리고 도 5f에서와 같이 이방성 식각으로 폴리 실리콘을 게이트 산화막(35)의 측면을 둘러싸도록하여 게이트 전극(36a)을 형성하며 워드라인(36)을 형성할 부분의 폴리 실리콘을 제외하고 식각한다. 식각할 때 과도 식각(Over Etch)으로 채널영역(34)과 게이트 전극(36a)이 게이트 산화막(35) 보다 높이가 낮도록한다.
다음으로 도 5g에서와 같이 전면에 제 1 절연막(37)과 제 1 전도층(38)과 제 1 유전막(39)을 차례로 증착한다.
이어서 도 5h에 도시된 바와 같이 전면에 제 1 감광막(40)을 도포하여 노광 및 현상 공정으로 채널영역(34) 상부를 식각하기 위한 마스크를 사용하여 제 1감광막(40)을 패터닝한 후 패터닝된 제 1 감광막(40)을 마스크로 이용하여 채널영역(34) 상부의 제 1 유전막(39)과 제 1 전도층(38)과 제 1 절연막(37)을 차례로 제거한다. 그후에 제 1 감광막(40)을 제거한다.
다음으로 도 5i에 도시된 바와 같이 상기의 드러난 채널영역(34)과 제 1유전막(39) 상에 트렌지스터의 드레인으로 사용되고 캐패시터의 스토리지 노드로 사용되도록 제 2 전도층(41)을 증착하고 전면에 제 2 감광막(42)을 도포한다. 여기에서 제 2 전도층(41)은 비트라인(32)을 형성한 N형의 인(phosphorus)으로 형성한다.
그리고 노광 및 현상 공정으로 제 1 산화막(33)의 가장 자리부분의 제 2 감광막(42)을 제거하여 제거된 제 2 감광막(42)을 마스크로 이용하여 캐패시터의 스트리지 노드로 사용될 제 2 전도층(41)과 제 1 유전막(39)과 제 1 전도층(38)과 제 1 절연막(37)을 차례로 식각한다. 이후에 제 2 감광막(42)을 제거한다.
그리고 도 5j에서와 같이 전면에 제 2 유전막(43)과 캐패시터의 플레이트 노드로 사용될 제 3 전도층(44)을 증착한다. 이후에 전면에 제 2 절연막(45)을 형성한다.
이어서 본 발명 제 2 실시예의 디램 셀의 구조 및 제조방법을 설명하면 다음과 같다.
먼저 도 2b와 같은 평면도를 갖춘 본 발명 제 2 실시예의 디램 셀의 구조는 도 6과 도 7에 도시한 바와 같이 절연 기판(60) 상에 절연 산화막(61)이 있고, 절연 산화막(61) 상의 일방향으로 실리콘층(62)으로 이루어지는 SOI(Silicon OnInsulaor)층이 있다. 그리고 상기의 SOI층 상의 소정 영역에 원통 모양으로 수직의 채널영역(64)과, 상기의 채널영역(64) 양측면에 채널영역을 둘러싸도록 채널영역(64)보다 높게 형성된 게이트 산화막(65)과, 상기의 게이트 산화막(65)과 채널영역(64)을 제외한 영역의 실리콘층(62)상에 제 1 산화막(63)과, 상기의게이트 산화막(65)보다 낮게 게이트 산화막(65)을 둘러싸도록 형성된 수직의 게이트 전극(66a)과, 상기의 게이트 전극(66a)과 연결되어 제 1 산화막(63) 상에 형성된 워드라인(66)과, 상기의 채널영역(64)의 상부를 제외한 영역에 채널영역(64)과 게이트 전극(66a)의 측면을 둘리싸도록 형성된 제 1 절연막(67)과, 상기제 1 절연막(67)을 에워싸도록 형성되는 제 1 전도층(68)과, 상기의 제 1 전도층(68)을 에워싸도록 형성된 제 1 유전막(69)과, 상기 채널영역(64)의 상부와 상기제 1 유전막(69)을 둘러싸도록 형성된 제 2 전도층(71)과, 상기 제 2 전도층(71)과 상기 제 1 산화막(63)을 둘러싸고 있는 제 2 유전막(73)과, 상기 제 2 유전막(73) 상에 형성된 제 3 전도층(74)과, 상기 제 3 전도층(74) 상의 전면에 형성된 제 2 절연막(75)을 포함하여 구성된다.
이어서 도 8에 도시한 바와 같이 본 발명 제 2 실시예의 디램 셀의 제조 방법을 설명하면 먼저 도 8a에 도시된 바와 같이 S0I(Silicon OnInsulator)층의 반도체층(62) 상에 제 1 산화막(63)을 형성하고 그 위에 감광막을 도포한 후 노광 및 현상 공정으로 감광막의 소정 부분을 선택적으로 패터닝한 후 패터닝된 감광막을 마스크로 이용하여 제 1 산화막(63)을 식각하여 홀(Hole)을 형성한다. 그후에 감광막을 제거한다.
다음으로 도 8b에서와 같이 제 1 산화막(63)에 형성된 홀(Hole)에 선택적 에피텍셜 방법으로 실리콘층(Si)을 형성하여 원통형의 채널영역(64)을 형성한다.
이어서 등방성 식각 방법으로 소오스 역할과 비트라인 역할을 하는 실리콘층(62)과 전기적 분리가 되도록 제 1 산화막(63)의 식각량을 조절하여 소정량을 남기고 제거한다.
그리고 도 8c에 도시된 바와 같이 전면에 산화막을 증착한 후 이방성 식각으로 채널영역(64)의 양측면의 측벽에 게이트 산화막(65)을 형성한다.
이어서 도 8d에 도시된 바와 같이 전면에 워드라인(66)과 게이트 전극(66a)으로 사용될 폴리 실리콘을 증착한다.
그리고 도 8e에서와 같이 이방성 식각으로 폴리 실리콘을 게이트 산화막(65)의 측면을 둘러싸도록하여 게이트 전극(66a)을 형성하고 워드라인(66)을 형성할 부분의 폴리 실리콘을 제외하고 식각한다. 식각할 때 과도 식각(Over Etch)으로 채널영역(64)과 게이트 전극(66a)이 게이트 산화막(65) 보다 높이가 낮도록 한다.
다음으로 도 8f에서와 같이 전면에 제 1 절연막(67)과 제 1 전도층(68)과 제 1 유전막(69)을 차례로 증착한다.
이어서 도 8g에 도시된 바와 같이 전면에 제 1 감광막(70)을 도포하여 노광 및 현상 공정으로 채널영역(64) 상부를 식각하기 위한 마스크를 사용하여 제 1감광막(70)을 패터닝한 후 패터닝된 제 1 감광막(70)을 마스크로 이용하여 채널영역(64) 상부의 제 1 유전막(69)과 제 1 전도층(68)과 제 1 절연막(67)을 차례로 제거한다. 그후에 제 1 감광막(70)을 제거한다.
다음으로 도 8h에 도시된 바와 같이 상기의 드러난 채널영역(64)과 제 1유전막(69) 상에 트렌지스터의 드레인으로 사용되고 캐패시터의 스토리지 노드로 사용하도록 제 2 전도층(71)을 증착하고 전면에 제 2 감광막(72)을 도포한다. 여기에서 제 2 전도층은 비트라인(62)과 같은 실리콘층(Si)으로 형성한다.
그리고 노광 및 현상 공정으로 제 1 산화막(63)의 가장 자리부분의 제 2 감광막(72)을 제거하여 제거된 제 2 감광막(72)을 마스크로 이용하여 캐패시터의 스토리지 노드로 사용될 제 2 전도층(71)과 제 1 유전막(69)과 제 1 전도층(68)과 제 1 절연막(67)을 차례로 식각한다. 이후에 제 2 감광막(72)을 제거한다.
그리고 도 8i에서와 같이 전면에 제 2 유전막(73)과 캐패시터의 플레이트 노드로 사용될 제 3 전도층(74)을 증착한다. 이후에 전면에 제 2 절연막(75)을 형성한다.
상기에 설명한 SOI구조를 사용하면 절연 산화막(61)에 의해 더욱 확실하게 소오스와 비트라인으로 사용되는 실리콘층(62)과 절연 기판(60)의 격리가 확실하게 되어 소자의 동작 특성이 향상된다.
본 발명 디램 셀의 구조 및 제조 방법은 다음과 같은 효과가 있다.
첫째, 비트라인과 게이트 전극과 캐패시터를을 적층하여 형성하기 때문에 고집적의 소자 제조에 용이하다.
둘째, 원통형의 채널을 형성하기 때문에 채널이 차지하는 면적이 길어져서 동작 속도가 빨라진다.
세째, 캐패시터 제조공정이 단순화되고, 또한 웰 형성 공정과 소자 격리 공정과 이온 주입 공정과 열처리 및 확산 공정을 줄이는 등 공정이 단순화됨에 따라 생산성이 증가하므로 소자의 가격을 낮추어서 경쟁력을 향상시킬 수 있다.

Claims (30)

  1. 워드라인과 비트라인이 교차되는 디램에 있어서, 기판에 일정 간격을 갖고 일방향으로형성된 비트라인과, 상기 비트라인과 워드라인이 교차되는 부분의 비트라인위에 상기 비트라인과 연결되어 형성되는 채널영역과, 상기 채널영역의 측벽 및 비트라인 상에 형성되는 제 1 절연막과, 상기 채널영역의 측면에 형성된 상기 제 1 절연막 측벽과 상기 비트라인과 수직한 방향으로 상기 비트라인 상에 형성된 제 1 절연막 위에 형성되는 워드라인과, 상기 채널영역에서 제 1 콘택홀을 갖고 상기 워드라인을 절연시키도록 워드라인 상에 형성되는 제 2 절연막과, 상기 채널영역과 콘택되며 상기 채널영역 상부 및 인접부분에 형성되는 캐패시터를 포함하여 구성되는 것을 특징으로 하는 디램 셀.
  2. 제 1 항에 있어서, 상기 제 1 절연막 측벽에 형성되는 워드라인을 게이트 전극으로 하고, 상기 비트라인을 소오스로 하여 트랜지스터를 구성함을 특징으로 하는 디램 셀의 구조.
  3. 제 1 항에 있어서, 상기 채널영역 측벽에 형성된 제 1 절연막은 게이트 산화막으로 사용됨을 특징으로 하는 디램 셀의 구조.
  4. 제 1 항에 있어서, 상기의 채널영역은 비트라인 상에 원통형의 기둥 모양으로 형성됨을 특징으로 하는 디램 셀의 구조.
  5. 제 1 항에 있어서, 상기 제 1 절연막은 상기 채널영역을 에워싸도록 형성 되는 것을 특징으로 하는 디램 셀의 구조.
  6. 제 1 항에 있어서, 상기 캐패시터는 상기 제 1 콘택홀을 통해 상기 채널영역과 전기적으로 연결되어 상기 제 2 절연막 위에 형성되는 스토리지 노드용 제 1전극과, 상기 제 1 콘택홀 상측에 제 2 콘택홀을 갖도록 상기 스토리지 노드용 제 1전극위에 형성되는 제 1 유전체막과, 상기 제 2 콘택홀을 통해 스토리지 노드용 제 1 전극에 연결되도록 상기 제 1 유전체막 위에 형성되는 스토리지 노드용 제 2전극과, 상기 스트리지 노드용 제 2 전극위에 형성되는 제 2 유전막과, 상기 제 2유전막 상에 형성되는 플레이트 노드용 제 3 전극을 포함하여 구성됨을 특징으로 하는 디램 셀의 구조.
  7. 제 6 항에 있어서, 상기 캐패시터의 상기 제 1 콘택홀을 통해 상기 채널영역과 연결된 상기 스트리지 노드용 제 1 전극과 제 2 전극은 상기 제 1 절연막 측벽에 형성되는 워드라인을 게이트 전극으로 하는 트랜지스터의 드레인으로도 사용되는 것을 특징으로 하는 디램 셀의 구조.
  8. 제 6 항에 있어서, 상기 캐패시터는 상기 스토리지 노드용 제 1 전극과 제2 전극과 유전체막이 반복되어 다단계로 형성되는 것을 더 포함함을 특징으로 하는 디램 셀의 구조.
  9. 제 1 항에 있어서, 상기 캐패시터는 상기 채널영역을 중심으로 원형으로 형성됨을 특징으로 하는 디램 셀의 구조.
  10. 제 1 도전형 기판과, 상기 기판 상에 형성되는 제 2 도전형 반도체층과, 상기 제 2 도전형 반도체층에 표면에 일방향으로 형성된 제 1 도전형 불순영역과, 상기 제 1 도전형 불순물영역과 연결되도록 상기 제 1 도전형 불순물영역상에 형성된 채널영역과, 상기 채널영역의 상측에 제 1 콘택홀을 갖고 상기 채널영역의 측벽 및 기판 전면에 형성된 제 1 절연층과, 상기 채널영역에서 상기 제 1 도전형 불순물영역과 교차하여 상기 제 1 절연층 측면을 둘러싸도록 상기 제 1 절연층 위에 형성된 제 1 전도층과, 상기 채널영역에 제 2 콘택홀을 갖도록 기판 전면에 형성되는 제 2 절연층과, 상기 제 1, 제 2 콘택홀을 통해 채널영역에 연결되어 상기 제 2 절연층 위에 형성되는 캐패시터를 포함하여 구성됨을 특징으로 하는 디램 셀의 구조.
  11. 제 10 항에 있어서, 상기 제 1 도전형 불순물영역은 비트라인과 채널영역의 측벽에 형성된 제 1 전도층의 소오스 영역으로 사용됨을 특징으로 하는 디램 셀의 구조.
  12. 제 10 항에 있어서, 상기 제 1 절연층은 상기 채널영역의 측면을 둘러싸도록 형성되고 게이트 산화막 역할을 함을 특징으로 하는 디램 셀의 구조.
  13. 제 10 항에 있어서, 상기 제 1 전도층은 게이트 전극 및 워드라인으로 사용됨을 특징으로 하는 디램 셀의 구조.
  14. 제 10 항에 있어서, 상기 캐패시터는 상기 제 1 콘택홀을 통해 상기 채널영역과 전기적으로 연결되어 상기 제 2 절연층 위에 형성되는 스토리지 노드용 제1 전극과, 상기 제 1 콘택홀 상측에 제 2 콘택홀을 갖도록 상기 스토리지 노드용 제 1전극위에 형성되는 제 1 유전체막과, 상기 제 2 콘택홀을 통해 스토리지 노드용제 1 전극에 연결되도록 상기 제 1 유전체막 위에 형성되는 스토리지 노드용 제 2전극과, 상기 스토리지 노드용 제 2 전극위에 형성되는 제 2 유전막과, 상기 제 2유전막 상에 형성되는 플레이트 노드용 제 3 전극을 포함하여 구성됨을 특징으로 하는 디램 셀의 구조.
  15. 제 14 항에 있어서, 상기 스토리지 노드용 제 1, 제 2 전극은 상기 제 1 절연층 측벽에 형성되는 제 1 전도층을 게이트 전극으로 하는 트랜지스터의 드레인으로 사용되는 것을 특징으로 하는 디램 셀의 구조.
  16. 제 10 항에 있어서, 상기 제 1 드전형 기난과 상기 제 2 도전형 반도체층 및 제 1 도전형 불순물영역 대신에 SOI(Silicon On Insulator) 기판을 사용할 수 있음을 특징으로 하는 디램 셀의 구조.
  17. 제 16 항에 있어서, 상기 SOI 기판 중에 실리콘층(Silicon)은 비트라인으로 사용되면서 상기 제 1 절연층의 측벽에 형성된 제 1 전도층을 게이트 전극으로하는 트랜지스터의 소오스 영역으로 사용되는 것을 특징으로 하는 디램 셀의 구조.
  18. 제 10 항에 있어서, 상기 제 2 도전형 반도체층은 상기 제 1 도전형 기판과 상기 제 1 도전형 불순물영역을 절연시키는 역할을 함을 특징으로 하는 디램 셀의구조.
  19. (1) 제 1 도전형 기판을 준비하는 단계;
    (2) 상기 기판의 소정 영역에 제 2 도전형 반도체층을 형성하는 단계;
    (3) 상기 제 2 도전형 반도체층의 표면에 일방향으로 제 1 도전형 불순물영역을 형성하는 단계;
    (4) 상기 제 1 도전형 불순물영역 상의 소정 영역에 채널영역을 형성하는 단계;
    (5) 상기 채널영역 양측의 제 2 도전형 불순물층 상에 제 1 절연막을 형성하는 단계;
    (6) 상기 채널영역 측면을 둘러싸도록 제 2 절연막을 형성하는 단계;
    (7) 상기 채널영역의 상부에 콘택홀을 갖도록 제 2 절연막의 측면을 둘러싸도록 상기 제 1 절연막 상에 제 1 전도층을 형성하는 단계;
    (8) 상기 채널영역의 콘택홀에 콘택되도록 적층하여 다단계의 캐패시터를 형성하는 것을 포함하여 제조됨을 특징으로 하는 디램 셀의 제조 방법.
  20. 제 19항에 있어서, 제 (8) 단계에서 상기의 캐패시터의 형성은 상기 채널영역 상부에 콘택홀을 갖도록 상기 채널영역을 둘러싸도록 제 1 절연막 상에 제 3 절연막과 스토리지 노드용 제 2 전도층과 상기 스토리지 노드용 제 2 전도층 상에 제 1 유전막을 형성하는 단계; 상기 콘택홀을 통해 상기 채널영역과 연결되도록 상기 제 1 유전막 상에 캐패시터의 스토리지 노드용 제 3 전도층을 형성하는 단계; 상기 스토리지 노드용 제 3 전극층상에 제 2 유전막을 형성하는 단계; 상기 제 2 유전막 상에 캐패시터의 플레이트 노드용 제 4 전도층을 형성하는 단계를 포함하여 제조됨을 특징으로 하는 디램 셀의 제조 방법.
  21. 제 19 항에 있어서, 제 (3) 단계에서 상기 제 1 도전형 불순물영역은 비트라인과 상기 채널영역의 측벽에 형성된 제 1 전도층을 게이트 전극으로하는 트랜지스터의 소오스 역할을 함을 특징으로 하는 디램 셀의 제조 방법.
  22. 제 19 항에 있어서, 제 (4) 단계에서 상기 채널영역은 셀렉티브 에피덱셜 기술로 형성함을 특징으로 하는 디램 셀의 제조 방법.
  23. 제 19 항에 있어서, 제 (6) 단계에서 상기 제 1 절연막은 상기 채널영역의 측벽을 따라 형성된 제 1 전도층을 게이트 전극으로 게이트 산화막 역할을 함을 특징으로 하는 디램 셀의 제조 방법.
  24. 제 19 항에 있어서, 제 (7) 단계에서 채널영역의 측벽을 따라 형성되는 상기 제 1 전도층은 디램의 게이트 전극의 역할을 함을 특징으로 하는 디램 셀의 제조 방법.
  25. 제 20 항에 있어서, 상기 플레이트 노드용 제 4 전도층은 드레인 영역으로도 사용할 수 있는 물질로 형성함을 특징으로 하는 디램 셀의 제조 방법.
  26. 제 20 항에 있어서, 상기 채널영역과 플레이트 노드용 제 4 전도층은 같은 마스크를 사용하여 형성함을 특징으로 하는 디램 셀의 제조 방법.
  27. 제 19 항에 있어서, 상기 제 1 도전형 기판과 제 2 도전형 반도체층 및 제 1 도전형 불순물영역 대신에 SOI 기판으로 사용함을 특징으로 하는 디램 셀의 제조 방법.
  28. 제 27 항에 있어서, 상기 SOI(Silicon On Insulator)층에서 실리콘층을 비트라인과 소오스 영역으로 사용하는 것을 특징으로 하는 디램 셀의 제조 방법.
  29. 제 19 항 및 제 20 항에 있어서, 상기 제 1 도전형 불순물영역과 상기 스토리지 노드용 제 2 전도층과, 상기 스토리지 노드용 제 3 전도층은 같은 물질로 형성함을 특징으로 하는 디램 셀의 제조 방법.
  30. 제 19 항에 있어서, 상기 캐패시터는 채널영역을 중심으로 원형으로 형성됨을 특징으로 하는 디램 셀의 제조 방법.
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