JP3197134B2 - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置に係わ
り、特にＤＲＡＭ(Dynamic Random Access read write
Memory) のセル構造に関する。
り、特にＤＲＡＭ(Dynamic Random Access read write
Memory) のセル構造に関する。
【０００２】
【従来の技術】図１６は、従来のＲｉｎｇ Ｃｈａｎｎ
ｅｌ ＴＦＴ(thin film transistor)を示す縦方向の断
面図であり、図１７は、図１６に示す１７−１７線に沿
った断面図である。内側が空洞又は図示せぬシリコン酸
化膜で満たされている円筒状のＳｉ層１にはＮ型のドレ
イン領域１ａ、Ｐ型のチャネル領域１ｂ及びＮ型のソ−
ス領域１ｃが形成されている。前記Ｐ型のチャネル領域
１ｂは、Ｎ型のドレイン領域１ａとソ−ス領域１ｃとに
より挟まれている。前記チャネル領域１ｂの外側面上に
はＳｉＯ2 からなるリング状のゲ−ト絶縁膜２が形成さ
れており、このゲ−ト絶縁膜２の上には導電性のポリシ
リコン膜からなるリング状のゲ−ト電極３が形成されて
いる。
ｅｌ ＴＦＴ(thin film transistor)を示す縦方向の断
面図であり、図１７は、図１６に示す１７−１７線に沿
った断面図である。内側が空洞又は図示せぬシリコン酸
化膜で満たされている円筒状のＳｉ層１にはＮ型のドレ
イン領域１ａ、Ｐ型のチャネル領域１ｂ及びＮ型のソ−
ス領域１ｃが形成されている。前記Ｐ型のチャネル領域
１ｂは、Ｎ型のドレイン領域１ａとソ−ス領域１ｃとに
より挟まれている。前記チャネル領域１ｂの外側面上に
はＳｉＯ2 からなるリング状のゲ−ト絶縁膜２が形成さ
れており、このゲ−ト絶縁膜２の上には導電性のポリシ
リコン膜からなるリング状のゲ−ト電極３が形成されて
いる。
【０００３】図１８は、従来の図１６に示すＲｉｎｇ
Ｃｈａｎｎｅｌ ＴＦＴを用いたＤＲＡＭのセル構造を
示す縦方向の断面図であり、図１６と同一部分には同一
符号を付す。図１９は、図１８に示す１９−１９線に沿
った断面図であり、図２０は、図１８に示す２０−２０
線に沿った断面図である。
Ｃｈａｎｎｅｌ ＴＦＴを用いたＤＲＡＭのセル構造を
示す縦方向の断面図であり、図１６と同一部分には同一
符号を付す。図１９は、図１８に示す１９−１９線に沿
った断面図であり、図２０は、図１８に示す２０−２０
線に沿った断面図である。
【０００４】Ｐ型シリコン基板５の表面上には第１の絶
縁膜６が設けられており、この絶縁膜６の上にはワ−ド
線３が設けられている。このワ−ド線３及び第１の絶縁
膜６の上には第２の絶縁膜７が設けられている。前記第
１、第２の絶縁膜６、７、ワ−ド線３及びＰ型シリコン
基板５にはトレンチ８が設けられており、このトレンチ
８の下のシリコン基板５にはＮ+ 層１０が形成されてい
る。前記トレンチ８内のワ−ド線３の側面上にはゲ−ト
絶縁膜２が設けられており、前記トレンチ８内のＰ型シ
リコン基板５の側面上にはキャパシタ絶縁膜９が設けら
れている。
縁膜６が設けられており、この絶縁膜６の上にはワ−ド
線３が設けられている。このワ−ド線３及び第１の絶縁
膜６の上には第２の絶縁膜７が設けられている。前記第
１、第２の絶縁膜６、７、ワ−ド線３及びＰ型シリコン
基板５にはトレンチ８が設けられており、このトレンチ
８の下のシリコン基板５にはＮ+ 層１０が形成されてい
る。前記トレンチ８内のワ−ド線３の側面上にはゲ−ト
絶縁膜２が設けられており、前記トレンチ８内のＰ型シ
リコン基板５の側面上にはキャパシタ絶縁膜９が設けら
れている。
【０００５】前記トレンチ８内のキャパシタ絶縁膜９、
ゲ−ト絶縁膜２、第１、第２の絶縁膜６、７それぞれの
内側面、および第２の絶縁膜７の上面にはＳｉ層１が設
けられており、このＳｉ層１の内側には空洞又は図示せ
ぬシリコン酸化膜が形成されている。前記Ｓｉ層１には
Ｎ型のドレイン領域１ａ、Ｐ型のチャネル領域１ｂ、Ｎ
型のソ−ス領域１ｃ、電荷蓄積層１ｄおよびビット線の
領域１ｅが形成されている。前記チャネル領域１ｂはゲ
−ト絶縁膜２の内側に位置しており、このチャネル領域
１ｂの上にはＮ型のドレイン領域１ａが形成されてい
る。前記チャネル領域１ｂの下にはＮ型のソ−ス領域１
ｃが形成されており、このソ−ス領域１ｃの下には電荷
蓄積層１ｄが形成されている。前記第２の絶縁膜７の上
面にはビット線の領域１ｅが形成されている。
ゲ−ト絶縁膜２、第１、第２の絶縁膜６、７それぞれの
内側面、および第２の絶縁膜７の上面にはＳｉ層１が設
けられており、このＳｉ層１の内側には空洞又は図示せ
ぬシリコン酸化膜が形成されている。前記Ｓｉ層１には
Ｎ型のドレイン領域１ａ、Ｐ型のチャネル領域１ｂ、Ｎ
型のソ−ス領域１ｃ、電荷蓄積層１ｄおよびビット線の
領域１ｅが形成されている。前記チャネル領域１ｂはゲ
−ト絶縁膜２の内側に位置しており、このチャネル領域
１ｂの上にはＮ型のドレイン領域１ａが形成されてい
る。前記チャネル領域１ｂの下にはＮ型のソ−ス領域１
ｃが形成されており、このソ−ス領域１ｃの下には電荷
蓄積層１ｄが形成されている。前記第２の絶縁膜７の上
面にはビット線の領域１ｅが形成されている。
【０００６】したがって、Ｒｉｎｇ Ｃｈａｎｎｅｌ
ＴＦＴ１１は、ワ−ド線３、ゲ−ト絶縁膜２、チャネル
領域１ｂ、ドレイン領域１ａおよびソ−ス領域１ｃによ
り構成されている。また、セル・キャパシタ部１２は、
Ｐ型シリコン基板５、キャパシタ絶縁膜９および電荷蓄
積層１ｄにより構成されている。
ＴＦＴ１１は、ワ−ド線３、ゲ−ト絶縁膜２、チャネル
領域１ｂ、ドレイン領域１ａおよびソ−ス領域１ｃによ
り構成されている。また、セル・キャパシタ部１２は、
Ｐ型シリコン基板５、キャパシタ絶縁膜９および電荷蓄
積層１ｄにより構成されている。
【０００７】図２１は、図１８に示すＤＲＡＭの等価回
路である。ワ−ド線３はＲｉｎｇＣｈａｎｎｅｌ ＴＦ
Ｔ１１のゲ−ト電極と電気的に接続されており、このＴ
ＦＴ１１のドレイン領域はビット線１ｅと電気的に接続
されている。前記ＴＦＴ１１のソ−ス領域はセル・キャ
パシタ部１２の電荷蓄積層９と電気的に接続されてい
る。
路である。ワ−ド線３はＲｉｎｇＣｈａｎｎｅｌ ＴＦ
Ｔ１１のゲ−ト電極と電気的に接続されており、このＴ
ＦＴ１１のドレイン領域はビット線１ｅと電気的に接続
されている。前記ＴＦＴ１１のソ−ス領域はセル・キャ
パシタ部１２の電荷蓄積層９と電気的に接続されてい
る。
【０００８】
【発明が解決しようとする課題】ところで、上記従来の
Ｒｉｎｇ Ｃｈａｎｎｅｌ ＴＦＴ１１では、リング状
にチャネル領域１ｂを形成しているため、このチャネル
領域１ｂにバック・ゲ−ト・バイアスを印加することが
困難である。この結果、バック・ゲ−ト・バイアスを印
加できないことにより、トランジスタにおいて充分なカ
ット・オフ特性を得ることができない。
Ｒｉｎｇ Ｃｈａｎｎｅｌ ＴＦＴ１１では、リング状
にチャネル領域１ｂを形成しているため、このチャネル
領域１ｂにバック・ゲ−ト・バイアスを印加することが
困難である。この結果、バック・ゲ−ト・バイアスを印
加できないことにより、トランジスタにおいて充分なカ
ット・オフ特性を得ることができない。
【０００９】また、上記従来のＤＲＡＭにおいては、Ｐ
型シリコン基板５、キャパシタ絶縁膜９および電荷蓄積
層１ｄによりキャパシタ部１２を構成しているけれど、
このキャパシタ部１２では充分な容量を得ることができ
ない。
型シリコン基板５、キャパシタ絶縁膜９および電荷蓄積
層１ｄによりキャパシタ部１２を構成しているけれど、
このキャパシタ部１２では充分な容量を得ることができ
ない。
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、カット・オフ特性を向
上させるとともに、キャパシタの容量を増加させた半導
体装置を提供することにある。
されたものであり、その目的は、カット・オフ特性を向
上させるとともに、キャパシタの容量を増加させた半導
体装置を提供することにある。
【００１１】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板と、前記半導体基板の表面上
に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に
設けられたゲート電極と、前記ゲート電極及び前記第１
の絶縁膜の上に設けられた第２の絶縁膜と、前記第１、
第２の絶縁膜、前記ゲート電極及び前記半導体基板に設
けられたトレンチと、前記トレンチ内のゲート電極の側
面上に形成されたゲート絶縁膜と、前記トレンチ内の半
導体基板の側面上に形成されたキャパシタ絶縁膜と、前
記キャパシタ絶縁膜、前記ゲート絶縁膜及び前記第１、
第２の絶縁膜それぞれの側面上に設けられ、ソース・ド
レイン領域、チャネル領域及びキャパシタ電極それぞれ
の領域がリング状に形成された導電膜と、前記導電膜の
内に設けられ、バイアスの印加により前記チャネル領域
にバック・ゲート・バイアスを印加するための導電性の
柱と、を具備することを特徴としている。
解決するため、半導体基板と、前記半導体基板の表面上
に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に
設けられたゲート電極と、前記ゲート電極及び前記第１
の絶縁膜の上に設けられた第２の絶縁膜と、前記第１、
第２の絶縁膜、前記ゲート電極及び前記半導体基板に設
けられたトレンチと、前記トレンチ内のゲート電極の側
面上に形成されたゲート絶縁膜と、前記トレンチ内の半
導体基板の側面上に形成されたキャパシタ絶縁膜と、前
記キャパシタ絶縁膜、前記ゲート絶縁膜及び前記第１、
第２の絶縁膜それぞれの側面上に設けられ、ソース・ド
レイン領域、チャネル領域及びキャパシタ電極それぞれ
の領域がリング状に形成された導電膜と、前記導電膜の
内に設けられ、バイアスの印加により前記チャネル領域
にバック・ゲート・バイアスを印加するための導電性の
柱と、を具備することを特徴としている。
【００１２】また、前記導電性の柱と前記導電膜の間に
第３の絶縁膜が挟まれていることを特徴としている。ま
た、前記第３の絶縁膜の厚さは、前記キャパシタ絶縁膜
のそれより薄いことを特徴としている。また、前記導電
性の柱は、前記半導体基板と電気的に接続されているこ
とを特徴としている。
第３の絶縁膜が挟まれていることを特徴としている。ま
た、前記第３の絶縁膜の厚さは、前記キャパシタ絶縁膜
のそれより薄いことを特徴としている。また、前記導電
性の柱は、前記半導体基板と電気的に接続されているこ
とを特徴としている。
【００１３】
【作用】この発明は、導電膜にチャネル領域を形成し、
このチャネル領域の内に第３の絶縁膜を介して導電性の
柱を形成している。このため、この導電性の柱にバイア
スを印加することにより、従来の半導体装置では困難で
あったバック・ゲ−ト・バイアスをチャネル領域に容易
に印加することができる。この結果、トランジスタにお
けるカット・オフ特性を向上させることができる。
このチャネル領域の内に第３の絶縁膜を介して導電性の
柱を形成している。このため、この導電性の柱にバイア
スを印加することにより、従来の半導体装置では困難で
あったバック・ゲ−ト・バイアスをチャネル領域に容易
に印加することができる。この結果、トランジスタにお
けるカット・オフ特性を向上させることができる。
【００１４】また、半導体基板とキャパシタ電極との間
にキャパシタ絶縁膜を設けることにより、キャパシタを
構成している。さらに、前記キャパシタ電極と導電性の
柱との間に第３の絶縁膜を形成している。このため、従
来品よりキャパシタの表面積を増加させることができ
る。これにより、キャパシタの容量を増加させることが
できる。また、第３の絶縁膜の厚さをキャパシタ絶縁膜
のそれより薄くすることにより、従来品に比べ飛躍的に
容量を増加させることができる。
にキャパシタ絶縁膜を設けることにより、キャパシタを
構成している。さらに、前記キャパシタ電極と導電性の
柱との間に第３の絶縁膜を形成している。このため、従
来品よりキャパシタの表面積を増加させることができ
る。これにより、キャパシタの容量を増加させることが
できる。また、第３の絶縁膜の厚さをキャパシタ絶縁膜
のそれより薄くすることにより、従来品に比べ飛躍的に
容量を増加させることができる。
【００１５】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１乃至図１０は、この発明の第１の実施
例による半導体装置の製造方法を示す断面図である。先
ず、図４（ａ）及び図４（ｂ）に示すように、Ｐ型シリ
コン基板２１の表面上には第１のＳｉＯ2 膜２２が形成
され、この第１のＳｉＯ2 膜２２の上にはポリシリコン
膜２３ａが堆積される。次に、このポリシリコン膜２３
ａがパタ−ニングされることにより、第１のＳｉＯ2 膜
２２の上にはワ−ド線２３が形成される。この後、この
ワ−ド線２３及び第１のＳｉＯ2 膜２２の上には第２の
ＳｉＯ2 膜２４が堆積される。
り説明する。図１乃至図１０は、この発明の第１の実施
例による半導体装置の製造方法を示す断面図である。先
ず、図４（ａ）及び図４（ｂ）に示すように、Ｐ型シリ
コン基板２１の表面上には第１のＳｉＯ2 膜２２が形成
され、この第１のＳｉＯ2 膜２２の上にはポリシリコン
膜２３ａが堆積される。次に、このポリシリコン膜２３
ａがパタ−ニングされることにより、第１のＳｉＯ2 膜
２２の上にはワ−ド線２３が形成される。この後、この
ワ−ド線２３及び第１のＳｉＯ2 膜２２の上には第２の
ＳｉＯ2 膜２４が堆積される。
【００１６】次に、図５（ａ）及び図５（ｂ）に示すよ
うに、前記ワ−ド線２３、第１、第２のＳｉＯ2 膜２
２、２４及びＰ型シリコン基板２１にはトレンチ２５が
形成される。この後、このトレンチ２５内のワ−ド線２
３の側面上及びＰ型シリコン基板２１の側面上、底面上
には熱酸化法によりＳｉＯ2 からなるゲ−ト絶縁膜２６
及びキャパシタ絶縁膜２７が形成される。
うに、前記ワ−ド線２３、第１、第２のＳｉＯ2 膜２
２、２４及びＰ型シリコン基板２１にはトレンチ２５が
形成される。この後、このトレンチ２５内のワ−ド線２
３の側面上及びＰ型シリコン基板２１の側面上、底面上
には熱酸化法によりＳｉＯ2 からなるゲ−ト絶縁膜２６
及びキャパシタ絶縁膜２７が形成される。
【００１７】この後、図６に示すように、前記トレンチ
２５内のゲ−ト絶縁膜２６、キャパシタ絶縁膜２７、第
１、第２のＳｉＯ2 膜２２、２４それぞれの側面上、ト
レンチ２５の底面上及び第２のＳｉＯ2 膜２４の上面に
は不純物がド−プされてないＳｉ膜２８が堆積される。
次に、このＳｉ膜２８の上にはＣＶＤ(Chemical Vapor
Deposition) 法により、温度が４５０℃、減圧下でシラ
ン−酸系反応による条件によって第３のＳｉＯ2 膜２９
が堆積される。この際、前記の堆積条件を用いているた
め、反応原子の表面移動が起こらない。この結果、トレ
ンチ２５の底部には第３のＳｉＯ2 膜２９がほとんど堆
積されない。
２５内のゲ−ト絶縁膜２６、キャパシタ絶縁膜２７、第
１、第２のＳｉＯ2 膜２２、２４それぞれの側面上、ト
レンチ２５の底面上及び第２のＳｉＯ2 膜２４の上面に
は不純物がド−プされてないＳｉ膜２８が堆積される。
次に、このＳｉ膜２８の上にはＣＶＤ(Chemical Vapor
Deposition) 法により、温度が４５０℃、減圧下でシラ
ン−酸系反応による条件によって第３のＳｉＯ2 膜２９
が堆積される。この際、前記の堆積条件を用いているた
め、反応原子の表面移動が起こらない。この結果、トレ
ンチ２５の底部には第３のＳｉＯ2 膜２９がほとんど堆
積されない。
【００１８】次に、図７に示すように、ＲＩＥ(Reactiv
e Ion Etching)によって全面的にエッチ・バックされる
ことにより、前記トレンチ２５の底部のド−プされてい
ないＳｉ膜２８は除去される。
e Ion Etching)によって全面的にエッチ・バックされる
ことにより、前記トレンチ２５の底部のド−プされてい
ないＳｉ膜２８は除去される。
【００１９】この後、図８に示すように、前記第３のＳ
ｉＯ2 膜２９は除去され、トレンチ２５の内およびＳｉ
膜２８の上にはＡｓＳＧ膜３０ａが堆積される。次に、
このＡｓＳＧ膜３０ａはトレンチ２５内のワ−ド線２３
の下側までエッチ・バックされる。これにより、トレン
チ２５内の第１のＳｉＯ2 膜２２及びキャパシタ絶縁膜
２７それぞれの側面側には第１のＡｓＳＧ膜３０が埋め
込まれる。この後、トレンチ２５内の第１のＡｓＳＧ膜
３０およびＳｉ膜２８の上にはＢＳＧ(Boron-Silicate
Glass)膜３１ａが堆積される。次に、このＢＳＧ膜３１
はトレンチ２５内の第２のＳｉＯ2 膜２４の下側までエ
ッチ・バックされる。これにより、トレンチ２５内のゲ
−ト絶縁膜２６の側面側にはＢＳＧ膜３１が埋め込まれ
る。この後、トレンチ２５の内およびＳｉ膜２８の上に
は第２のＡｓＳＧ膜が堆積され、このＡｓＳＧ膜３２は
エッチ・バックされる。
ｉＯ2 膜２９は除去され、トレンチ２５の内およびＳｉ
膜２８の上にはＡｓＳＧ膜３０ａが堆積される。次に、
このＡｓＳＧ膜３０ａはトレンチ２５内のワ−ド線２３
の下側までエッチ・バックされる。これにより、トレン
チ２５内の第１のＳｉＯ2 膜２２及びキャパシタ絶縁膜
２７それぞれの側面側には第１のＡｓＳＧ膜３０が埋め
込まれる。この後、トレンチ２５内の第１のＡｓＳＧ膜
３０およびＳｉ膜２８の上にはＢＳＧ(Boron-Silicate
Glass)膜３１ａが堆積される。次に、このＢＳＧ膜３１
はトレンチ２５内の第２のＳｉＯ2 膜２４の下側までエ
ッチ・バックされる。これにより、トレンチ２５内のゲ
−ト絶縁膜２６の側面側にはＢＳＧ膜３１が埋め込まれ
る。この後、トレンチ２５の内およびＳｉ膜２８の上に
は第２のＡｓＳＧ膜が堆積され、このＡｓＳＧ膜３２は
エッチ・バックされる。
【００２０】次に、図９に示すように、熱処理が行われ
ることにより、前記Ｓｉ膜２８には第１、第２のＡｓＳ
Ｇ膜３０、３２およびＢＳＧ膜３１それぞれに含有して
いるＮ型およびＰ型の不純物が拡散される。この後、Ｎ
Ｈ4 Ｆによってエッチングされることにより、第１、第
２のＡｓＳＧ膜３０、３２およびＢＳＧ膜３１は除去さ
れる。この結果、ワ−ド線２３の内側にはゲ−ト絶縁膜
２６を介してＰ型拡散層３４が形成される。このＰ型拡
散層３４の上にはＮ型拡散層３５が形成され、前記Ｐ型
拡散層３４の下にはＮ型拡散層３６が形成される。これ
により、チャネル領域となるＰ型拡散層３４、ドレイン
領域となるＮ型拡散層３５、ソ−ス領域となるＮ型拡散
層３６およびワ−ド線２３から構成されたＲｉｎｇ Ｃ
ｈａｎｎｅｌ ＴＦＴ３３が形成される。前記Ｓｉ膜２
８においてはソ−ス領域のＮ型拡散層３６に接続された
ビット線４０が形成される。
ることにより、前記Ｓｉ膜２８には第１、第２のＡｓＳ
Ｇ膜３０、３２およびＢＳＧ膜３１それぞれに含有して
いるＮ型およびＰ型の不純物が拡散される。この後、Ｎ
Ｈ4 Ｆによってエッチングされることにより、第１、第
２のＡｓＳＧ膜３０、３２およびＢＳＧ膜３１は除去さ
れる。この結果、ワ−ド線２３の内側にはゲ−ト絶縁膜
２６を介してＰ型拡散層３４が形成される。このＰ型拡
散層３４の上にはＮ型拡散層３５が形成され、前記Ｐ型
拡散層３４の下にはＮ型拡散層３６が形成される。これ
により、チャネル領域となるＰ型拡散層３４、ドレイン
領域となるＮ型拡散層３５、ソ−ス領域となるＮ型拡散
層３６およびワ−ド線２３から構成されたＲｉｎｇ Ｃ
ｈａｎｎｅｌ ＴＦＴ３３が形成される。前記Ｓｉ膜２
８においてはソ−ス領域のＮ型拡散層３６に接続された
ビット線４０が形成される。
【００２１】この後、図１０に示すように、前記トレン
チ２５内及び前記Ｓｉ膜２８の上には熱酸化法により第
４のＳｉＯ2 膜３７が形成される。次に、この第４のＳ
ｉＯ2 膜３７の上にはスパッタ法によりＡｌ膜３８が堆
積される。この際、スパッタ法を用いているので、トレ
ンチ２５の底部にはＡｌ膜３８がほとんど堆積されな
い。
チ２５内及び前記Ｓｉ膜２８の上には熱酸化法により第
４のＳｉＯ2 膜３７が形成される。次に、この第４のＳ
ｉＯ2 膜３７の上にはスパッタ法によりＡｌ膜３８が堆
積される。この際、スパッタ法を用いているので、トレ
ンチ２５の底部にはＡｌ膜３８がほとんど堆積されな
い。
【００２２】次に、図１に示すように、全面がＲＩＥで
エッチ・バックされることにより、トレンチ２５の底部
の第４のＳｉＯ2 膜３７は除去される。この後、前記Ａ
ｌ膜３８は除去される。次に、トレンチ２５内及び第４
のＳｉＯ2 膜３７の表面は洗浄される。この後、トレン
チ２５の底部より選択エピタキシャル成長（ＳＥＧ）が
行われることによって、トレンチ２５内にはＰ型不純物
がド−プされたＳｉの柱３９が形成される。したがっ
て、Ｒｉｎｇ Ｃｈａｎｎｅｌ ＴＦＴ３３は、トレン
チ２５と一体的に形成されることにより、ＤＲＡＭのセ
ルを構成する。また、キャパシタ部４２は、Ｐ型シリコ
ン基板２１、キャパシタ絶縁膜２７、第４のＳｉＯ2 膜
３７および電荷蓄積層３６ａにより構成される。
エッチ・バックされることにより、トレンチ２５の底部
の第４のＳｉＯ2 膜３７は除去される。この後、前記Ａ
ｌ膜３８は除去される。次に、トレンチ２５内及び第４
のＳｉＯ2 膜３７の表面は洗浄される。この後、トレン
チ２５の底部より選択エピタキシャル成長（ＳＥＧ）が
行われることによって、トレンチ２５内にはＰ型不純物
がド−プされたＳｉの柱３９が形成される。したがっ
て、Ｒｉｎｇ Ｃｈａｎｎｅｌ ＴＦＴ３３は、トレン
チ２５と一体的に形成されることにより、ＤＲＡＭのセ
ルを構成する。また、キャパシタ部４２は、Ｐ型シリコ
ン基板２１、キャパシタ絶縁膜２７、第４のＳｉＯ2 膜
３７および電荷蓄積層３６ａにより構成される。
【００２３】図２は、図１に示す２−２線に沿った断面
図である。ワ−ド線２３の内側にはゲ−ト絶縁膜２６を
介してチャネル領域となるＰ型拡散層３４が形成されて
おり、このＰ型拡散層３４の内側には第４のＳｉＯ2 膜
３７を介してＳｉの柱３９が形成されている。
図である。ワ−ド線２３の内側にはゲ−ト絶縁膜２６を
介してチャネル領域となるＰ型拡散層３４が形成されて
おり、このＰ型拡散層３４の内側には第４のＳｉＯ2 膜
３７を介してＳｉの柱３９が形成されている。
【００２４】図３は、図１に示す３−３線に沿った断面
図であり、キャパシタ部の横方向の断面図である。キャ
パシタ絶縁膜２７の内側には前記ソ−ス領域のＮ型拡散
層３６が形成されており、このＮ型拡散層３６は電荷蓄
積層３６ａとして作用する。この電荷蓄積層３６ａの内
側には第４のＳｉＯ2 膜３７を介してＳｉの柱３９が形
成されている。
図であり、キャパシタ部の横方向の断面図である。キャ
パシタ絶縁膜２７の内側には前記ソ−ス領域のＮ型拡散
層３６が形成されており、このＮ型拡散層３６は電荷蓄
積層３６ａとして作用する。この電荷蓄積層３６ａの内
側には第４のＳｉＯ2 膜３７を介してＳｉの柱３９が形
成されている。
【００２５】上記第１の実施例によれば、リング状のチ
ャネル領域のＰ型拡散層３４の内に第４のＳｉＯ2 膜３
７を介してＰ型不純物がド−プされたＳｉの柱３９を形
成している。このため、このＳｉの柱３９にバイアスを
印加することにより、従来の半導体装置では困難であっ
たバック・ゲ−ト・バイアスをリング状のチャネル領域
に容易に印加することができる。この結果、トランジス
タにおけるカット・オフ特性を向上させることができ
る。
ャネル領域のＰ型拡散層３４の内に第４のＳｉＯ2 膜３
７を介してＰ型不純物がド−プされたＳｉの柱３９を形
成している。このため、このＳｉの柱３９にバイアスを
印加することにより、従来の半導体装置では困難であっ
たバック・ゲ−ト・バイアスをリング状のチャネル領域
に容易に印加することができる。この結果、トランジス
タにおけるカット・オフ特性を向上させることができ
る。
【００２６】また、キャパシタ部４２において、Ｓｉの
柱３９と電荷蓄積層３６ａとの間に第４のＳｉＯ2 膜３
７を形成しているため、従来品よりキャパシタの表面積
を増加させることができる。これにより、キャパシタの
容量を増加させることができる。
柱３９と電荷蓄積層３６ａとの間に第４のＳｉＯ2 膜３
７を形成しているため、従来品よりキャパシタの表面積
を増加させることができる。これにより、キャパシタの
容量を増加させることができる。
【００２７】また、第４のＳｉＯ2 膜３７の膜厚をキャ
パシタ絶縁膜２７のそれより薄くすることにより、従来
品に比べ飛躍的に容量を増加させることができる。ま
た、Ｒｉｎｇ Ｃｈａｎｎｅｌ ＴＦＴ３３とキャパシ
タ部４２とをトレンチ２５によって一体的に形成するこ
とにより、１トランジスタ・１キャパシタのＤＲＡＭセ
ルを構成している。このため、集積度を大きく向上させ
ることができる。
パシタ絶縁膜２７のそれより薄くすることにより、従来
品に比べ飛躍的に容量を増加させることができる。ま
た、Ｒｉｎｇ Ｃｈａｎｎｅｌ ＴＦＴ３３とキャパシ
タ部４２とをトレンチ２５によって一体的に形成するこ
とにより、１トランジスタ・１キャパシタのＤＲＡＭセ
ルを構成している。このため、集積度を大きく向上させ
ることができる。
【００２８】図４乃至図９および図１１、図１２は、こ
の発明の第２の実施例による半導体装置の製造方法を示
す断面図であり、第１の実施例と同一部分には同一符号
を付し、異なる部分についてのみ説明する。
の発明の第２の実施例による半導体装置の製造方法を示
す断面図であり、第１の実施例と同一部分には同一符号
を付し、異なる部分についてのみ説明する。
【００２９】図９に示すように、第１、第２のＡｓＳＧ
膜３０、３２およびＢＳＧ膜３１はエッチングにより除
去される。次に、図１１に示すように、トレンチ２５の
内及びＳｉ膜２８の上にはＰ型エピタキシャル層４１が
堆積される。
膜３０、３２およびＢＳＧ膜３１はエッチングにより除
去される。次に、図１１に示すように、トレンチ２５の
内及びＳｉ膜２８の上にはＰ型エピタキシャル層４１が
堆積される。
【００３０】この後、図１２に示すように、前記Ｐ型エ
ピタキシャル層４１の表面が研磨されることにより、前
記Ｓｉ膜２８は露出され、このＳｉ膜２８の内にはＰ型
のＳｉの柱３９が形成される。この結果、上記第１の実
施例による半導体装置における第４のＳｉＯ2 膜３７が
形成されていないが１トランジスタ・１キャパシタのＤ
ＲＡＭセルが設けられる。
ピタキシャル層４１の表面が研磨されることにより、前
記Ｓｉ膜２８は露出され、このＳｉ膜２８の内にはＰ型
のＳｉの柱３９が形成される。この結果、上記第１の実
施例による半導体装置における第４のＳｉＯ2 膜３７が
形成されていないが１トランジスタ・１キャパシタのＤ
ＲＡＭセルが設けられる。
【００３１】上記第２の実施例においても第１の実施例
と同様の効果を得ることができる。さらに、チャネル部
３４がＳｉの柱３９によりシリコン基板２１と電気的に
接続されているため、シリコン基板２１の電位をそのま
まチャネル部３４に印加することができ、セルトランジ
スタのカットオフ特性を第１の実施例による半導体装置
に比べてさらに向上させることが可能である。
と同様の効果を得ることができる。さらに、チャネル部
３４がＳｉの柱３９によりシリコン基板２１と電気的に
接続されているため、シリコン基板２１の電位をそのま
まチャネル部３４に印加することができ、セルトランジ
スタのカットオフ特性を第１の実施例による半導体装置
に比べてさらに向上させることが可能である。
【００３２】また、Ｎ型のセルキャパシタ領域３６とＰ
型のＳｉの柱３９とはＰＮ接合で電気的に分離されてお
り、さらにＰＮ接合容量がセルキャパシタ容量に加算さ
れ、セル容量が従来品に比べ増加する。
型のＳｉの柱３９とはＰＮ接合で電気的に分離されてお
り、さらにＰＮ接合容量がセルキャパシタ容量に加算さ
れ、セル容量が従来品に比べ増加する。
【００３３】図１３は、この発明の第３の実施例による
半導体装置のセル構造を示す縦方向の断面図であり、図
１４は、図１３に示す１４−１４線に沿った断面図であ
り、図１５は、図１３に示す１５−１５線に沿った断面
図である。これらの図は、図１乃至図３と同一部分につ
いては同一符号を付し、異なる部分についてのみ説明す
る。
半導体装置のセル構造を示す縦方向の断面図であり、図
１４は、図１３に示す１４−１４線に沿った断面図であ
り、図１５は、図１３に示す１５−１５線に沿った断面
図である。これらの図は、図１乃至図３と同一部分につ
いては同一符号を付し、異なる部分についてのみ説明す
る。
【００３４】キャパシタ部４２における電荷蓄積層３６
ａの下にはＮ+ 層４３が形成されている。上記第３の実
施例においても第１の実施例と同様の効果を得ることが
できる。
ａの下にはＮ+ 層４３が形成されている。上記第３の実
施例においても第１の実施例と同様の効果を得ることが
できる。
【００３５】
【発明の効果】以上説明したようにこの発明によれば、
導電膜にチャネル領域を形成し、このチャネル領域の内
に第３の絶縁膜を介して導電性の柱を形成している。し
たがって、カット・オフ特性を向上させることができる
とともに、キャパシタの容量を増加させることができ
る。
導電膜にチャネル領域を形成し、このチャネル領域の内
に第３の絶縁膜を介して導電性の柱を形成している。し
たがって、カット・オフ特性を向上させることができる
とともに、キャパシタの容量を増加させることができ
る。
【図１】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図１０の次の工程を示す縦方
向の断面図。
造方法を示すものであり、図１０の次の工程を示す縦方
向の断面図。
【図２】この発明の図１に示す２−２線に沿った断面
図。
図。
【図３】この発明の図１に示す３−３線に沿った断面
図。
図。
【図４】図４（ａ）は、この発明の第１又は第２の実施
例による半導体装置の製造方法を示す平面図であり、図
４（ｂ）は、図４（ａ）に示す４ｂ−４ｂ線に沿った断
面図。
例による半導体装置の製造方法を示す平面図であり、図
４（ｂ）は、図４（ａ）に示す４ｂ−４ｂ線に沿った断
面図。
【図５】図５（ａ）は、この発明の第１又は第２の実施
例による半導体装置の製造方法を示すものであり、図４
（ａ）の次の工程を示す平面図であり、図５（ｂ）は、
図５（ａ）に示す５ｂ−５ｂ線に沿った断面図。
例による半導体装置の製造方法を示すものであり、図４
（ａ）の次の工程を示す平面図であり、図５（ｂ）は、
図５（ａ）に示す５ｂ−５ｂ線に沿った断面図。
【図６】この発明の第１又は第２の実施例による半導体
装置の製造方法を示すものであり、図５（ｂ）の次の工
程を示す縦方向の断面図。
装置の製造方法を示すものであり、図５（ｂ）の次の工
程を示す縦方向の断面図。
【図７】この発明の第１又は第２の実施例による半導体
装置の製造方法を示すものであり、図６の次の工程を示
す縦方向の断面図。
装置の製造方法を示すものであり、図６の次の工程を示
す縦方向の断面図。
【図８】この発明の第１又は第２の実施例による半導体
装置の製造方法を示すものであり、図７の次の工程を示
す縦方向の断面図。
装置の製造方法を示すものであり、図７の次の工程を示
す縦方向の断面図。
【図９】この発明の第１又は第２の実施例による半導体
装置の製造方法を示すものであり、図８の次の工程を示
す縦方向の断面図。
装置の製造方法を示すものであり、図８の次の工程を示
す縦方向の断面図。
【図１０】この発明の第１の実施例による半導体装置の
製造方法を示すものであり、図９の次の工程を示す縦方
向の断面図。
製造方法を示すものであり、図９の次の工程を示す縦方
向の断面図。
【図１１】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図９の次の工程を示す縦方
向の断面図。
製造方法を示すものであり、図９の次の工程を示す縦方
向の断面図。
【図１２】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１１の次の工程を示す縦
方向の断面図。
製造方法を示すものであり、図１１の次の工程を示す縦
方向の断面図。
【図１３】この発明の第３の実施例による半導体装置の
セル構造を示す縦方向の断面図。
セル構造を示す縦方向の断面図。
【図１４】この発明の図１３に示す１４−１４線に沿っ
た断面図。
た断面図。
【図１５】この発明の図１３に示す１５−１５線に沿っ
た断面図。
た断面図。
【図１６】従来のＲｉｎｇ Ｃｈａｎｎｅｌ ＴＦＴを
示す縦方向の断面図。
示す縦方向の断面図。
【図１７】図１６に示す１７−１７線に沿った断面図。
【図１８】従来の図１６に示すＲｉｎｇ Ｃｈａｎｎｅ
ｌ ＴＦＴを用いたＤＲＡＭのセル構造を示す縦方向の
断面図。
ｌ ＴＦＴを用いたＤＲＡＭのセル構造を示す縦方向の
断面図。
【図１９】図１８に示す１９−１９線に沿った断面図。
【図２０】図１８に示す２０−２０線に沿った断面図。
【図２１】図１８に示すＤＲＡＭの等価回路図。
21…Ｐ型シリコン基板、22…第１のＳｉＯ2 膜、23…ワ
−ド線、23a …ポリシリコン膜、24…第２のＳｉＯ2
膜、25…トレンチ、26…ゲ−ト絶縁膜、27…キャパシタ
絶縁膜、28…Ｓｉ膜、29…第３のＳｉＯ2 膜、30…第１
のＡｓＳＧ膜、30a …ＡｓＳＧ膜、31…ＢＳＧ膜、32…
第２のＡｓＳＧ膜、33…Ｒｉｎｇ Ｃｈａｎｎｅｌ Ｔ
ＦＴ、34…チャネル領域となるＰ型拡散層、35…ドレイ
ン領域のＮ型拡散層、36…ソ−ス領域のＮ型拡散層、36
a …電荷蓄積層、37…第４のＳｉＯ2 膜、38…Ａｌ膜、
39…Ｐ型不純物がド−プされたＳｉの柱、41…Ｐ型エピ
タキシャル層、42…キャパシタ部、43…Ｎ+ 層。
−ド線、23a …ポリシリコン膜、24…第２のＳｉＯ2
膜、25…トレンチ、26…ゲ−ト絶縁膜、27…キャパシタ
絶縁膜、28…Ｓｉ膜、29…第３のＳｉＯ2 膜、30…第１
のＡｓＳＧ膜、30a …ＡｓＳＧ膜、31…ＢＳＧ膜、32…
第２のＡｓＳＧ膜、33…Ｒｉｎｇ Ｃｈａｎｎｅｌ Ｔ
ＦＴ、34…チャネル領域となるＰ型拡散層、35…ドレイ
ン領域のＮ型拡散層、36…ソ−ス領域のＮ型拡散層、36
a …電荷蓄積層、37…第４のＳｉＯ2 膜、38…Ａｌ膜、
39…Ｐ型不純物がド−プされたＳｉの柱、41…Ｐ型エピ
タキシャル層、42…キャパシタ部、43…Ｎ+ 層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−282865（ＪＰ，Ａ) 特開 昭62−113467（ＪＰ，Ａ) 特開 平２−63152（ＪＰ，Ａ) 特開 平２−100358（ＪＰ，Ａ) 特開 平２−14563（ＪＰ，Ａ) 特開 平１−194457（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 29/786
Claims (4)
- 【請求項１】 半導体基板と、 前記半導体基板の表面上に設けられた第１の絶縁膜と、 前記第１の絶縁膜の上に設けられたゲート電極と、 前記ゲート電極及び前記第１の絶縁膜の上に設けられた
第２の絶縁膜と、 前記第１、第２の絶縁膜、前記ゲート電極及び前記半導
体基板に設けられたトレンチと、 前記トレンチ内のゲート電極の側面上に形成されたゲー
ト絶縁膜と、 前記トレンチ内の半導体基板の側面上に形成されたキャ
パシタ絶縁膜と、 前記キャパシタ絶縁膜、前記ゲート絶縁膜及び前記第
１、第２の絶縁膜それぞれの側面上に設けられ、ソース
・ドレイン領域、チャネル領域及びキャパシタ電極それ
ぞれの領域がリング状に形成された導電膜と、 前記導電膜の内に設けられ、バイアスの印加により前記
チャネル領域にバック・ゲート・バイアスを印加するた
めの導電性の柱と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記導電性の柱と前記導電膜の間に第３
の絶縁膜が挟まれていることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記第３の絶縁膜の厚さは、前記キャパ
シタ絶縁膜のそれより薄いことを特徴とする請求項２記
載の半導体装置。 - 【請求項４】 前記導電性の柱は、前記半導体基板と電
気的に接続されていることを特徴とする請求項１又は２
記載の半導体装置。
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|---|---|---|---|
| JP00355094A JP3197134B2 (ja) | 1994-01-18 | 1994-01-18 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00355094A JP3197134B2 (ja) | 1994-01-18 | 1994-01-18 | 半導体装置 |
Publications (2)
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|---|---|
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Family
ID=11560535
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (3)
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|---|---|
| US (1) | US5561308A (ja) |
| JP (1) | JP3197134B2 (ja) |
| KR (1) | KR950024359A (ja) |
Families Citing this family (38)
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|---|---|---|---|---|
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