JPH0740593B2 - Ｄｒａｍセルおよびその製作方法 - Google Patents

Ｄｒａｍセルおよびその製作方法

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JPH0740593B2
JPH0740593B2 JP60243818A JP24381885A JPH0740593B2 JP H0740593 B2 JPH0740593 B2 JP H0740593B2 JP 60243818 A JP60243818 A JP 60243818A JP 24381885 A JP24381885 A JP 24381885A JP H0740593 B2 JPH0740593 B2 JP H0740593B2
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ピー．ポラツク ゴードン
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テキサス インスツルメンツ インコ−ポレイテツド
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体デバイスに関するものであり、とくにダ
イナミツク型読出し書込みメモリ、すなわちダイナミツ
クRAM（以下dRAMという）に係わるものである。
［従来の技術］ 大規模モノリシツクdRAMの開発は多くの問題を提起して
いるが、そのうちでももつとも重要なもののひとつは、
チツプ１個に集積するメモリセルの数を増大させるため
に個々のセルの寸法を縮小してもソフトエラーの発生率
が増大しないようにするには、どうすればよいかという
ことである。大規模dRAMはシリコンを主たる構成材料と
して用いており、各メモリセルはソースがキヤパシタ
と、ドレーンがビツトラインと、ゲートがワードライン
とそれぞれ接続された１個のMOS電界効果トランジスタ
を有するのがふつうである。このようなメモリセルは上
記キヤパシタに電荷を加えたときには論理１となり、加
えないときには論理０となるように動作する。この場合
のキヤパシタは、薄い酸化物層により上層としての電極
層から分離され空乏層により基板と分離された反転層に
より形成するのが、従来の方式であつた。しかしながら
回路動作を安定に保持するためには、該キヤパシタの容
量はこれを十分なS/N比を与えるような大きな値とする
ことが必要となり、そのためには、基板内における当該
キヤパシタの占有面積を大きくしなければならない。さ
らにこのようなMOSキヤパシタは、アルフア粒子により
基板中に生成される電荷や（5MeVのアルフア粒子で200
ヘムトクローン（fC）以上の災害電子を生成することが
可能である）、基板から侵入するノイズや、当該キヤパ
シタの全域にわたるPN接合リーク、および当該セル中の
MOS FETのサブスレシヨルドリーク等の影響を受けやす
い。dRAM1個にたくわえられる電荷は通常250fCであり、
従つて電源電圧が5Vの場合、前記キヤパシタの容量はこ
れを50fFとすることが必要で、電荷蓄積用の二酸化物層
の厚さが150Åの場合は、約20平方ミクロンのキヤパシ
タ領域が必要であつた。従来の２次元構造dRAMを用いた
メモリセルにおいては、これがセルの寸法上の最小限度
を規定するものであつた。
こうした問題に対するひとつの試みがジヨリイらの「再
結晶ポリシリコン中のダイナミツクRAMセル（4 IEEE El
ec.Dev.Lett.8,1983）であり、これはアクセストランジ
スタや電荷蓄積キヤパシタその他、セルの基本素子をす
べてシリコン基板上の酸化物層に被着したビーム再結晶
化ポリシリコン層内に形成しようというものである。こ
の場合、ビツトラインは再結晶化ポリシリコン層中に含
まれ、トランジスタをオンとすることにより電荷蓄積領
域に電荷が流入することとなる。電荷蓄積領域としては
上面、下面および三方を熱成長酸化物で囲まれた高不純
物濃度の再結晶化ポリシリコンを用いる。かくて得られ
る電荷蓄積能力は、当該領域上下の接地電極がキヤパシ
タの絶縁用酸化物層により再結晶化ポリシリコン中の電
荷蓄積領域と分離されているため、同等の蓄積面積とし
た通常のキヤパシタの能力の約２倍となる。しかもこの
電荷蓄積領域は、下層の酸化物によつて該領域周辺の回
路から基板中に注入される電荷や、アルフア粒子その他
ソフトエラーの原因となる放射線等により基板中に入り
込む電荷から隔離されることとなる。さらにまた、ビツ
トラインの下方に厚い酸化物層が存在し、かつ側壁酸化
物のアイソレーシヨンが完全であるため、ビツトライン
の容量が減少するということもある。しかしながら、た
とえ容量を通常のものの２倍としたとしても、セルのキ
ヤパシタによる占有面積を充分小さなものとすることは
不可能である。またビームによる再結晶化によつて下層
構造が阻害され、単純かつ安定したプロセスとはいえな
い。
dRAMを小型化するもうひとつの試みは、キヤパシタのプ
レートを基板内部にまで延在させることである。このよ
うなキヤパシタはコルゲーテツド（波型）キヤパシタと
呼ばれ、H.スナミらの「メガビツトダイナミツクMOSメ
モリ用コルゲーテツドキヤパシタセル（CCC）」（IEEE
IEDM Tech.Digest 806,1982）や、同じくH.スナミらの
「メガビツトダイナミツクMOSメモリ用コルゲーテツド
キヤパシタセル（CCC）」（4IEEE Elec.Dev.Lett.90,19
83）や、さらにはI.イトーらの「オンチツプ電圧制限器
つき実験的1Mb DRAM」（1984IEEE ISSCC Digest of Tec
h.Paper 282）等にその記載がある。このコルゲーテツ
ドキヤパシタはシリコン基板の内部に2.5ミクロンの深
さまで延びており、これを製作するにはCVD二酸化シリ
コン膜マスクを用いて、通常のCCl4による反応性スパツ
タエツチ法によつてトレンチを形成した後、ウエツトエ
ツチを施すことによりドライエツチに起因する傷や汚れ
を除く。かくてトレンチを形成した後、二酸化シリコン
／窒化シリコン／二酸化シリコンの３層からなる電荷蓄
積層をトレンチ壁部に形成し、しかる後該トレンチをLP
CVDポリシリコンにより充填して終りとする。このよう
なコルゲーテツドキヤパシタは、容量を60fFとする３×
７ミクロンのセルの場合、通常のセルとくらべてその容
量は７倍以上であるという。
セルキヤパシタの占有面積を低減させるための第３の試
みは、上述のようにトレンチを形成する方法と類似のも
のであつて、たとえばE.アライによる「サブミクロンMO
S VLSIプロセス技術」（IEEE IEDM Tech.Digest 19,198
3）やK.ミネギシらによる「不純物導入フエーストレン
チキヤパシタセルを用いたサブミクロンダイナミツクRA
M技術」（IEEE IEDM Tech.Digest 319,1983）や、T.モ
リエらによる「メガビツト級MOS DRAMのためのデブリシ
ヨントレンチキヤパシタ技術」（4 IEEE Elec.Dev.Let
t.411,1983）等にその記載があるが、これらはいずれも
キヤパシタのプレートを基板に平行とする代わりに、基
板のトレンチ壁部に形成することとした以外は、通常の
セルと同様の構成としたメモリセルについて述べたもの
である。このようなトレンチキヤパシタは、単に深いト
レンチを用いるだけで基板の単位面積あたりの容量を大
きくとることができるもので、上記３論文によれば次の
ようにして製作される。すなわち、まず結晶方位（10
0）、Ｐ型、抵抗率4-5オームcmのシリコン基板に幅0.4-
1.0ミクロンのトレンチを形成したものを電子ビーム直
接描画法により作成する。ついで約14ミリTorrの圧力下
でCBrF3による反応性イオンエツチング（RIE）によつて
深さ1-3ミクロンのトレンチを侵刻した後、硝酸、酢
酸、フツ化水素酸の混合液中でエツチ処理を施すことに
より、トレンチ表面からRIE処理に起因する傷を取り除
く。次にPH3／SiH4／O2ガスシステムを用いたCVDにより
PSG（燐シリケートガラス）を蒸着してトレンチ表面層
中に燐を拡散させ、フツ化水素酸によりPSGをエツチ除
去する。つづいてトレンチ表面上に150-500ÅのSiO2を
乾燥酸素中で成長させるか、またはCVDによりSi3N4を厚
さ500Åに蒸着し、最後にLPCVDポリシリコンによりトレ
ンチを埋める。このようにトレンチ側壁の単位面積あた
りの容量は通常のキヤパシタの単位面積あたりの容量に
匹敵するものであり、従つてトレンチ深さを大きくした
キヤパシタは、基板の単位面積あたりの電荷蓄積面積を
増大させることにより、セルの基板面積を低減させるこ
とが可能である。しかしながらこのようなトレンチキヤ
パシタ型セルのセルトランジスタは、キヤパシタに隣接
して基板材質中に形成されているものであるため、第１
の方法のようにキヤパシタからアイソレートされないと
いう問題がある。
他方、トレンチを用いてアイソレーシヨンを行なうこと
も周知の技法であつて、その研究も広く行なわれてお
り、たとえばR.ラングによる「デイープトレンチアイソ
レーテツドCMOSデバイス」（IEEE IEDEM Tech.Digest 2
37,1982）や、K.チヤムらによる「トレンチCMOS技術に
おけるトレンチ反転の問題についての研究」（4 IEEE E
lec.Dev.Lett.303,1983）や、A.ハヤサカらによる「高
速バイポーラVLSIのためのＵ型溝アイソレーシヨン技
法」（IEEE IEDEM Tech.Digest 62,1982）や、H.ゴトー
らによる「高性能バイポーラメモリのためのアイソレー
シヨン技法」（IEEE IEDEM Tech.Digest 58,1982）や、
T.ヤマグチらによる「自己整合TiSi2デイープトレンチ
アイソレーシヨン技術を用いた高速ラツチアツプ解消0.
5ミクロンチヤンネルCMOS」（IEEE IEDEM Tech.Digest
522,1983）や、S.コーヤマらによる「CMOS技術の方向」
（IEEE IEDEM Tech.Digest 151,1983）や、K.チヤムラ
による「トレンチアイソレート型CMOS技術に関するトレ
ンチ面問題の特徴づけおよび模式化」（IEEE IEDEM Tec
h.Digest 23,1983）等にその記載がある。これらに記載
されたアイソレーシヨン用トレンチは、トレンチ形成コ
ルゲート型キヤパシタの作成につきさきに述べたと同様
の方法で形成される。すなわち、パターン形成（典型的
には酸化物のマスクを用いて行なう）や、CBrF3、CC
l4、CClH2、CCl4O2等によるRIE処理や、浸刻処理や、側
壁部の熱酸化（LPCVD）法による窒化物層形成をともな
う）や、さらにはポリシリコンによる埋込み等の処理手
順を用いるものである。
［発明が解決しようとする問題点］ しかしながらビーム再結晶化セルはあまりにも基板面積
を占有するものである上に、トレンチキヤパシタにより
トランジスタやキヤパシタが基板から絶縁されないとい
うことがあり、かくて上記公知のセルはいずれも基板の
占有面積を最小限とするものではない。
［問題点を解決しようとするための手段］ 本発明はセルキヤパシタを形成した基板に設けたトレン
チの側壁にセルトランジスタを形成し、該トレンチの上
方でワードラインおよびビツトラインがたがいに交叉す
るようにした１トランジスタ１キヤパシタ型dRAMセルの
構造、およびこのようなセルからなるアレイを提供する
もので、これによりトランジスタをキヤパシタの上面に
積層させて基板上のセル面積を最小限とすることによ
り、個々のセルの集積密度を高めるようにしたものであ
る。
本発明の一実施態様において、キヤパシタの一方のプレ
ートとトランジスタのチヤンネルおよびソース領域は上
記トレンチのバルク側壁中に形成され、また該キヤパシ
タの他方のプレートと該トランジスタのゲート領域は該
トレンチを充填するポリシリコンにより形成され、かつ
トレンチの内側の酸化物層により分離される。なお信号
電荷はソース領域と上記ポリシリコンキヤパシタプレー
トとの電気的結合により蓄積され、これにより基板素材
からトランジスタやキヤパシタプレートを絶縁させるこ
ととする。さらにまた、ビツトラインの基板素材からの
絶縁は厚い酸化物層により行なうこととして、該ビツト
ラインのキヤパシタンスを最小限に保持することとす
る。
［実施例］ 第1A図は本発明の実施例としてビツトラインおよびワー
ドラインに接続した１トランジスタ１キヤパシタセルを
示すもので、その動作態様は下記の通りである。すなわ
ち、キヤパシタ12は１ビツトの情報を表わす電荷を蓄え
る（たとえば電荷が蓄積されてない状態は論理０を表わ
し、キヤパシタのプレート間電位５ボルトに対応する電
荷量が蓄積された状態は、論理１を表わすものとす
る）。この１ビツトの情報は、ゲート16に接続されたワ
ードライン14に電圧を印加するごとにアクセスされ（読
出し、あるいは新しいビツトの書込みを行なう）、これ
によりトランジスタ18をオンとする。このトランジスタ
18がオンとなることにより、キヤパシタ12はビツトライ
ン20と導通して、読出しまたは書込みが行なわれる、そ
の際、漏洩電流その他の原因によるキヤパシタ12の蓄積
電荷の消滅分を補償すべく定期的に電荷のリフレツシユ
を行なう必要があり、これがすなわちダイナミツクRAM
（dRAM）なる名称の由来である。
第1B図はワードライン14およびビツトライン20からなる
dRAMアレイにおける各ラインの交点に、上記実施例のメ
モリセル30を配設したアレイの一部を示す平面図であ
り、ビツトライン20はワードライン14の下方を通るよう
に形成されている。これらメモリセル30は基板中でこれ
らラインの下方にまで延在して、メモリ密度を最大とす
るようにしてある。いま図示のように最小図形寸法を
ｆ、最小層間合せ許容寸法（最小刷り合せ誤差許容量）
をＲとすると、各セルの面積は｛２（ｆ＋Ｒ）｝２とな
る。従つてたとえば最小図形寸法が1.0ミクロン、最小
層間合せ許容寸法が0.25ミクロンである場合は、各セル
の面積は約6.25平方ミクロンとなる。
第２図は本発明の実施例たる上記メモリセル30の断面図
である。このメモリセル30はＰ型エピ層34を有するＰ＋
型シリコン基板32に形成されており、Ｎ＋型埋込層から
なるビツトライン20と、ビツトライン絶縁用の酸化物層
42と、Ｎ＋ポリシリコンによるワードライン14と、前記
トランジスタ18のチヤンネル44と、該トランジスタ18の
ゲート酸化物層46と、このトランジスタ18のソース領域
を形成するＮ＋拡散領域48と、上記Ｐ＋型基板32を前記
キヤパシタ12の一方すなわち接地側プレートとした場合
の他方のプレートを形成するＮ＋ポリシリコン領域50
と、このキヤパシタ12の両プレート間に絶縁層を形成す
る酸化物層52と、ワードライン14をキヤパシタプレート
50から分離する絶縁酸化物層56と、トランジスタ18のド
レーン領域を形成するＮ型拡散領域22と、ビツトライン
20をドレーン領域22と結合するＮ型ポリシリコン領域21
と、ソース領域48をキヤパシタプレート50と結合するＮ
型ポリシリコン領域49とを有する。なおトランジスタ18
のゲート16は、単に前記ワードライン14が前記ゲート酸
化物層46を前記チヤンネル領域44側から横断する部分と
して、形成されているものである。この第２図における
メモリセル30の断面は第18図の矢視2-2線に対してお
り、従つてトレンチ形成キヤパシタ12およびトランジス
タ18の断面構造はこの第1B図より明らかであろう。
上述のような構成のメモリセル30において、キヤパシタ
12はその一方のプレートがＮ＋領域50およびＮ領域48に
より、他方のプレートが基板32およびエピ層34によりそ
れぞれ形成されている。ただしこの場合、エピ層34の不
純物濃度はＰ＋型の基板32よりもはるかに低いものとす
ることにより、拡散領域48とエピ層34のＮ＋/P接合の容
量およびＮ＋型ポリシリコン領域50/酸化物層52/P型エ
ピ層34の容量がいずれもＮ＋ポリシリコン領域50/酸化
物層52/P＋基板32の容量よりもはるかに小さく、無視し
うる程度であるようにする。また次に説明するように、
エピ層34のプレート面積は基板32のプレート面積よりも
小さく、この理由によつてもエピ層34に関連する容量は
さして重要なフアクターとはならない。このためキヤパ
シタ12に蓄積される電荷全体が、酸化物層52により基板
32（およびエピ層34）からアイソレートされることとな
る。なお形成するトレンチの断面を１×１ミクロンとし
深さを６ミクロンとする場合は、この深さのうち１ミク
ロン分の深さをエピ層34およびビツトライン20層により
得るものとし、このとき前記キヤパシタ12のプレート面
積は約21平方ミクロンとなる。また図示のＰ＋基板32
は、第1B図に示すアレイのメモリセル30すべてに共通の
接地層である。
各メモリセル30のトランジスタ18はポリシリコンゲート
を有するバルクシリコン構成となつており、チヤンネル
44はＰ＋エピ層34の一部であり、ソース領域48（キヤパ
シタ12の一方のプレートの一部でもある）およびドレー
ン領域20はＰ型エピ層34中Ｎ＋拡散物質であり、ゲート
酸化物層46はＰ＋エピ層34のトレンチ面上に成長してお
り、またゲートはポリシリコンのワードライン14層の一
部である。フイールド酸化物層36はかなりの厚みで、ビ
ツトライン20のキヤパシタンスを最小限としている。
つぎに上記構成のメモリセル30の製作方法の実施例につ
き説明するが、この説明を通して該メモリセル30の寸法
上および材料上の特徴についても明らかにする。第3A図
ないし第3G図はこの製作手順を示すものである。
1.結晶方位を（100）とする抵抗率１×10-2オームcm以
下のＰ＋シリコン基板32に、キヤリア濃度が２×1016個
／cm3でかつ、すべての熱処理完了後における厚みが最
終的に2.0ミクロンとなるような厚みのＰ＋エピ層34を
成長させる。フイールド酸化物層36（保護用酸化物層37
を含む）を標準的なプロセスにより形成する。これは例
えばSWAMI法を用いて行なう（すなわちまず応力緩和用
の酸化物層を成長させた後、LPCV法により窒化物層を被
着し、窒化物／酸化物層／シリコン層のパターン化およ
びプラズマエツチを行ない、ポロンの注入によりチヤン
ネルストツプを形成し、第２の応力緩和用の酸化物層を
成長させた後、第２の窒化物層を被着し、LPCVD法によ
り酸化物層を被着し、かくて得られた酸化物／窒化物層
のプラズマエツチを行ない、先のエツチ処理の結果残留
しているLPCVD酸化物のフイラメント状部をウエツトエ
ツチにより除去し、フイールド酸化物層を熱成長させて
ほぼ平坦な構造とした後、窒化物層を除去するようにす
る）。この場合どのうよな方法を用いようとも、前記フ
イールド酸化物層36の最終厚みは5000Å、保護用酸化物
層37の厚みは200Åとする。さらにLPCVD法により厚さ20
00Åのポリシリコン層20を被着した後、キヤリヤ濃度１
×1020／cm3にドープし、パターン化およびエツチ処理
を行なつて前記ビツトライン20を形成する。ついで、厚
み10,000Åの窒化物層42をLPCVD法により被着する。こ
のようにして得られた構造を第3A図に示す。
2.前記窒化物層42のパターン化を行なつて、断面１平方
ミクロンのトレンチ領域を画定する。ついでこのパター
ン化した窒化物層42をマスクとして使用することにより
反応性イオンエツチを行なつて、HClにより深さ６ミク
ロンのトレンチを掘つた後、これらトレンチの側壁に酸
によるウエツトエツチ処理を行なつて、上記反応性イオ
ンエツチ処理に起因する傷や汚れを除去する。かくて得
られた構造を第3B図に示す。なお、上記反応性イオンエ
ツチ処理の際、窒化物層42自体もその一部が除去され
る。
3.次に前記トレンチの側壁および底部に酸化物層52を厚
さ200Åに成長させた後、該トレンチにＮ＋型不純物を
導入したポリシリコン層を、LPCVD法によりＮ＋ポリシ
リコン層の被着層の一部として充填する。かくて得られ
た構造を第3C図に示す。
4.このポリシリコン層50に例えばフオトレジスト上でス
ピンコーテイングを行なうことにより平坦化した後、プ
ラズマエツチ処理を行なつてその表面部およびトレンチ
内においてエピ層34と基板32との間の界面上約3000Åま
での部分を除去する。かくて得られた構造を第3D図に示
す。この場合、後述するところからわかるように、トレ
ンチ内に残るポリシリコン層50の上面の位置により、ト
ランジスタ18のチヤンネル領域の底部の位置がほぼ定ま
ることとなる。なお、前記窒化物層42は上記プラズマエ
ツチ処理によつてさらに浸食されるが、それでもその厚
みは依然として少なくとも2000Åはある。
5.ついで前記酸化物層52の露出部をエツチ除去する。こ
のエツチ処理は、酸化物層が深さ1000Åないし2000Åに
までオーバーエツチされるまで続ける。このようなオー
バーエツチを行なうことにより、第3E図に矢印53で示す
ように、エピ層34とポリシリコン層50との間から酸化物
層52の上部が深さ1000Åないし2000Åまで除去されると
ともに、ドープ34とビツトライン20との間の前記保護酸
化物層37が、おなじく第3E図に矢印39で示すように、10
00Åないし2000Åにわたつて除去される。かくてこのオ
ーバーエツチを施すことによつて、それぞれ深さを1000
Åないし2000Åとし幅を200Åとする環状の小さな溝部
が２個所に形成され、これら溝部のうち一方は矢印53で
示すようにポリシリコン層50の上部を取り囲み、他方は
矢印39で示すように前記ビツトライン20の境界を水平に
取り囲むこととなる。
6.厚さ200Åのポリシリコン層51をLPCVD法により被着す
る。なおこのような厚さとすることにより、上記のよう
に第3E図に矢印53,39で示すように形成された小さな溝
部にも、ポリシリコンが十分に充填されることとなる。
かくて得られた構造を第3F図に示す。
7.ついで厚さ500Åに酸化物層55（第3G図）を熱成長さ
せる。この程度の酸化でも、上記ポリシリコン層51は第
3E図に矢印53,39で示す溝部内の部分以外をすべて酸化
させるのに充分であり、これら部分は酸化界面から遠く
離れているため酸化されずに残ることとなる。またこの
酸化処理の結果生ずるエピ層34の消費はきわめて軽微で
あり、さらにこのポリシリコン層51の高温による熱成長
処理の結果、Ｎ＋型ポリシリコン中のドーパントが前記
矢印53で示す小さな溝部内のポリシリコン層51を通つ
て、Ｐ型エピ層34内に拡散する。このドーパントの拡散
により、Ｎ型ポリシリコン領域49が形成されるととも
に、Ｐ型エピ層34内にＮ型領域48が形成されることとな
る（第3G図）。さらに同様にして、前記矢印39で示す小
さな溝部内のポリシリコン層を通つてドーパントが該エ
ピ層34内に拡散し、Ｎ型ポリシリコン領域21が形成され
るとともにＰ型エピ層34内にＮ型領域22が形成される。
かくて得られた構造を第3G図に示す。
8.ついで上記酸化物層55をエツチ除去した後、前記ゲー
ト酸化物層46および前記絶縁酸化物層56を熱成長させ
る。この場合、ゲート酸化物層46はこれを厚みが250Å
となるように成長させることとして、Ｎ型にドープした
ポリシリコン層50上に同時に成長される酸化物層56が該
ゲート酸化物層よりも若干厚くなるようにする。最後に
LPCVD法によりＮ＋型ポリシリコン層を厚さ7000Åに被
着した後、これをパターン化してエツチ処理することに
より、前記ワードライン14を形成する。前記第２図はこ
のようにして得られた完成セルの構造を示すものであ
る。この場合、トランジスタ18のソース領域を形成する
Ｎ型領域48が、ポリシリコン領域49を介してポリシリコ
ン層50からドーパントを導入して形成されエピ層34内
に、水平方向のみならず縦方向ににも延びているため、
前記酸化物層56の厚みがあるにもかかわらず、前記ゲー
ト16（ワードライン14のチヤンネル44と反対側の部分）
によりチヤンネル領域44がすべて制御されることとな
る。この縦方向拡散領域の延在距離は十分であるため、
ゲート領域16はチヤンネル領域44を前面的に制御するこ
とが可能である。
以上本発明の実施例につき説明してきたが、キヤパシタ
による信号電荷の蓄積やトランジスタのオンオフ機能が
阻害されない限り、記載の実施例はこれをいろいろに変
形することが可能である。そのような変形例としては、
たとえば下記のようなものがある。
すなわちまず、トレンチの断面形状としてはこれを円
形、長片形、任意の凹形、波形、複合連結形等各種好便
な形状とすることが可能であり、また縦方向でその形状
を連続的または段階的に、あるいは一部を連続的かつ一
部を段階的に変化させることもできる。同様に、トレン
チの側壁は必ずしもこれを垂直とする必要はなく、たと
えば側壁の一部を横方向に膨らませたり、全体的にテー
パ状としたり、あるいはその他の斜面としたりする等、
いやしくも形成可能のものならばどのような形状として
も、それなりに有効である。事実、たとえばトレンチを
単純に連結した構成とした場合は、該トレンチは記載の
実施例における直方体形と位相同形の関係となる。さら
にトレンチの各種寸法（深さや断面積、直径等）もこれ
をいろいろに変更することが可能であるが、ただし実際
にはこれらはプロセスを好便に行なうための条件や、要
求されるキヤパシタンス、基板の面積等を考慮した妥協
値として選定される。この場合要求されるキヤパシタン
スは、リフレツシユタイムやトランジスタの漏洩電流、
電源電圧、ソフトエラーに対する余裕度、キヤパシタの
漏洩電流等により定まるものであることは言うまでもな
い。
さらに前記キヤパシタの絶縁層に用いる物質は、これを
酸化物または窒化物、あるいは酸化物と窒化物の組合せ
からなる積層構造または酸化物、窒化物および酸化物の
組合せからなる積層構造等とすることができる。また、
酸化物としてはこれを熱成長法やLPCVD法により、ある
いはドライ成長法あるいは水上記成長法により形成させ
ることができる。さらにこの絶縁層の厚みは、プロセス
を好便に行なうための条件や絶縁層の信頼性、誘電定
数、降伏電圧等を考慮した妥協値として選定されるが、
この値も広い範囲にわたつてこれを変更することができ
る。なお、セルおよびアレイをシリコン以外の半導体物
質（たとえばガリウムひ素、テルル化水銀カドミウム、
ゲルマニウム、燐化インジウム等）とする場合は、当該
キヤパシタの絶縁層もこれにそれぞれ準ずる物質とする
こととする。また逆バイアス接合によりキヤパシタを形
成する場合は、ドーパントの導入濃度の断面分布につい
てもこれをいろいろに変更することができるが、その選
定値はプロセスを好便に行なうための条件やセルの大き
さ、キヤパシタの性能等を考慮した妥協値としてこれを
選定する。またポリシリコンの代りに非晶質シリコンを
使用することも可能であり、さらに前記環状の溝部を形
成するエツチ処理は、これをウエツトエツチとしてもド
ライエツチ（プラズマエツチ）としてもよい。
さらに前記トランジスタはそのスレシヨルド電圧を調節
する（これはたとえば、ゲート酸化物層の成長または被
着処理の直前にチヤンネル領域に浅い拡散層を形成する
ことによつて行なう）ことにより、該トランジスタをい
ろいろのスレシヨルド電圧で動作しうるように形成させ
ることが可能である。この場合、ドーピングレベルやド
ーパントとして用いる物質はこれらを各種変更して、当
該トランジスタの特性を変更させることができる。ただ
しトランジスタのチヤンネル長はほぼトレンチの深さに
より定まり、またチヤンネル幅はほぼトレンチの周縁間
隔に等しく、さらにＮチヤンネルデバイスとＰチヤンネ
ルデバイスとでは、ドープ領域の伝導型を逆にすること
が必要である。さらにトランジスタのゲートは、これを
ポリシリコンや金属、シリサイド等とすることができ
る。以上のように各種の変更を行なつた場合、トランジ
スタの特性もそれに応じて変化することとなるが、その
ような変化は当該セル用のパストランジスタ（アクセス
トランジスタ）として適正に動作するものである限り、
所要の読出し書込み時間やキヤパシタンス、リフレツシ
ユタイム等セルのその他の特性に鑑み、何ら差し支えは
ない。
本発明のメモリセルの別の実施例によれば、ソース領域
は第１の物質層から不純物を拡散させて形成する。
本発明のメモリセルの別の実施例によれば、導電領域は
第１の物質層と側壁との間の導電層の一部を少なくとも
第１の物質層から不純物を拡散させた後導電性となる第
３の物質層と置換することにより形成し、絶縁層の非置
換領域が絶縁体を含むものとする。
本発明のメモリセルの別の実施例によれば、ドレーン領
域と伝導ラインとの間で基板上にこれと絶縁された伝導
ラインをさらに設ける。
本発明の別の実施例によれば、ドレーン領域および第２
の導電領域はこれを伝導ラインから不純物を拡散させて
形成する。
本発明の別の実施例によれば、基板はこれをシリコン層
とし、第１、第２および第３の物質層はこれをそれぞれ
ポリシリコン層とする。
本発明の更に別の実施例は、基板のトレンチ中に形成し
た１トランジスタ１キヤパシタ型メモリセルにおいて、 （ａ）主として前記トレンチの側壁の第１の領域に形成
した第１のキヤパシタプレートと、 （ｂ）主として前記トレンチの下部に挿入した第１の物
質層の第２の領域に形成した第２のキヤパシタプレート
と、 （ｃ）これら第１および第２の領域間で前記トレンチの
側壁上に形成したキヤパシタ絶縁層と、 （ｄ）前記トレンチの側壁の第３の領域に形成したトラ
ンジスタチヤンネル領域と、 （ｅ）前記トレンチの側壁の第４の領域に形成したトラ
ンジスタソース領域と、 （ｆ）前記トレンチの側壁の第５の領域に形成したトラ
ンジスタドレーン領域と、 （ｇ）前記トレンチ中に挿入した第２の物質層の第６の
領域に形成したトランジスタゲート領域と、 （ｈ）前記ゲート領域と前記チヤンネル領域との間で前
記トレンチの側壁に形成したゲート絶縁層と、 （ｉ）前記第４の領域と前記第１の物質層との間で前記
トレンチの側壁に形成したゲート伝導領域とからなるこ
とを特徴とする１トランジスタ１キヤパシタ型メモリセ
ルである。
本発明によるメモリセルの別の実施例によれば、前記伝
導領域は前記ゲート絶縁層および前記キヤパシタ絶縁層
に隣接して設ける。
本発明による更に別の実施例は基板中に形成したメモリ
セルアレイにおいて、 （ａ）前記基板上に互いに平行に配列した複数本の第１
の導電体ラインと、 （ｂ）これら第１の導電体ラインと交差するとともにこ
れから絶縁させてなる複数本の互いに平行な第２の導電
体ラインと、 （ｃ）これら第１および第２導電体ラインの交点にそれ
ぞれ配置した複数個のセルよりなり、これらセルの各々
は前記交点直下で前記基板のトレンチに形成した電界効
果トランジスタおよびキヤパシタからなり、該キヤパシ
タの第１のプレートは主として前記トレンチの側壁に、
また第２のプレートは前記トレンチに挿入された物質中
に形成され、かつ前記側壁上に設けた絶縁体により前記
第１のプレートより絶縁されており、一方前記トランジ
スタはそのドレーンが前記第１の導電体ラインのうちの
１本と結合し、そのゲートが前記第２の導電体ラインの
うちの１本と結合し、またそのソースが前記トランジス
タ用の前記ゲート絶縁体および前記キヤパシタ用の絶縁
体の近傍で前記トレンチの側壁上に形成された導電領域
を介して前記キヤパシタの第２のプレートと結合してい
ることを特徴とするメモリセルアレイである。
本発明の別の実施例は半導体基板のトレンチメモリセル
に１トランジスタ１キヤパシタデバイスを製作する方法
において、 （ａ）前記基板にトレンチを形成し、 （ｂ）このトレンチの側壁および底部に絶縁層を形成
し、 （ｃ）不純物を導入した導電体物質により前記トレンチ
の下部を充填し、 （ｄ）前記絶縁層の露出部とこの絶縁層のうち前記露出
部近傍の前記側壁と前記導電体物質との間の一部を除去
し、 （ｅ）この一部を除去したことにより形成された溝部を
第２物質で充填し、 （ｆ）前記トレンチの非充填状態にある上部および側壁
中に、電界効果トランジスタを形成してそのソース領域
はこれを前記第２物質を介して前記導電体物質から不純
物を前記側壁中に拡散させることにより形成させるよう
にしたことを特徴とする１トランジスタ１キヤパシタデ
バイスを製作する方法である。
【図面の簡単な説明】
第1A図および第1B図はそれぞれ本発明によるdRAMセルの
等価回路を示す概略図および該セルを用いたセルアレイ
を示す平面図、第２図は本発明によるdRAMセルの第１の
実施例を第1B図の2-2線に沿う断面で示す断面図、第3A
図ないし第3G図はこの第１の実施例によるdRAMを本発明
によるセル製作方法の第１の実施例により製作する場合
の一連の工程を示す図である。 12…キヤパシタ、14…ワードライン、16…ゲート、18…
トランジスタ、20…ビツトライン、21,49…ポリシリコ
ン領域、22…ドレーン領域、30…メモリセル、32…基
板、34…エピ層、36…フイールド酸化物層、42…窒化物
層、44…チヤンネル、46…ゲート酸化物層、48…拡散領
域、50…キヤパシタプレート、52…酸化物層。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】結合されたキャパシタとトランジスタを形
    成する方法であって： 基板の表面にトレンチを形成し、 上記基板の表面を第１の絶縁層で被覆し、 上記トレンチの下方部分を導電物質で充填することによ
    り第１の導電領域を形成し、 上記第１の絶縁層の露出部分と更に上記第１の絶縁層の
    内上記導電物質と上記基板の間の１部の部分を除去し、 上記１部の部分を除去して形成された溝を導電物質で充
    填し、 上記第１の導電領域から、上記充填された溝を介して、
    上記基板に不純物原子を拡散してソース領域を形成し、 上記トレンチの上方部分に近接して、上記基板中に、ド
    レイン領域を形成し、このドレイン領域はチャネル領域
    を介して上記ソース領域に接続されており、 上記トレンチの上方部分にゲート絶縁層を形成し、 上記トレンチの残りの部分を、ゲートとして作用する導
    電物質によって充填する、 ことを特徴とする結合されたキャパシタとトランジスタ
    を形成する方法。
JP60243818A 1984-10-31 1985-10-30 Ｄｒａｍセルおよびその製作方法 Expired - Lifetime JPH0740593B2 (ja)

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