JPH0719848B2

JPH0719848B2 - メモリセルアレイ

Info

Publication number: JPH0719848B2
Application number: JP3013445A
Authority: JP
Inventors: エフ．リチヤードソンウイリアム; エス．マルヒサツトウインダー
Original assignee: テキサスインスツルメンツインコーポレイテツド
Priority date: 1984-09-27
Filing date: 1991-02-04
Publication date: 1995-03-06
Anticipated expiration: 2010-03-06
Also published as: JPH03268356A; JPH0642535B2; JPH03278457A; JPH0642534B2; JPH03268462A; JPS61179571A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体デバイスに関する
ものであり、とくにダイナミックランダムアクセスメモ
リ、すなわちダイナミックＲＡＭ（以下ｄＲＡＭとい
う）に係わるものである。

【０００２】

【従来の技術】大規模モノリシックｄＲＡＭの開発は多
くの問題を提起しているが、そのうちでももっとも重要
なものの１つは、チップ１個に集積するメモリセルの数
を増大させるために個々のセルの寸法を縮小してもソフ
トエラーの発生率が増大しないようにするには、どうす
ればよいかということである。大規模ｄＲＡＭはシリコ
ンを主たる構成材料として用いており、各メモリセルは
ソースがキャパシタと、ドレインがビットラインと、ゲ
ートがワードラインとそれぞれ接続された１個のＭＯＳ
電界効果トランジスタを有するのが普通である。このよ
うなメモリセルは上記キャパシタに電荷を加えたときに
は論理１となり、加えないときには論理０となるように
動作する。この場合のセルキャパシタは、薄い酸化物層
により上層としての電極層から分離されかつ空乏層によ
り基板と分離された反転層により形成するのが、従来の
方式であった。しかしながら回路動作を安定に保持する
ためには、該キャパシタの容量はこれを充分なＳ／Ｎ比
を与えるような大きな値とすることが必要となり、その
ためには基板内における当該キャパシタの占有面積を大
きくしなければならない。さらに、このようなＭＯＳキ
ャパシタはアルファ粒子により基板中に生成される電荷
や（５ＭｅＶのアルファ粒子で２００ヘムトクローン
（ｆＣ）以上の有害電子を生成することが可能であ
る）、基板から侵入するノイズや、当該キャパシタの全
域にわたるＰＮ接合リーク、および当該セル中のＭＯＳ
ＦＥＴのサブスレショルドリーク（スレショルド電圧
以下でのリーク）等の影響を受けやすい。ｄＲＡＭ１個
にたくわえられる電荷は通常２５０ｆＣであり、従って
電源電圧が５Ｖの場合、前記キャパシタの容量はこれを
５０ｆＦとすることが必要で、電荷蓄積用の二酸化物層
の厚さが１５０Åの場合は、約２０平方ミクロンのキャ
パシタ領域が必要であった。従来の２次元構造ｄＲＡＭ
を用いたメモリセルにおいては、これがセルの寸法上の
最小限度を規定するものであった。

【０００３】こうした問題に対するひとつの試みがジョ
リイらの「ＡＤｙｎａｍｉｃＲＡＭＣｅｌｌｉ
ｎＲｅｃｒｙｓｔａｌｌｉｚｅｄＰｏｌｙｓｉｌｉ
ｃｏｎ」（４ＩＥＥＥＥｌｅｃ．Ｄｅｖ．Ｌｅｔ
ｔ．８，１９８３）であり、これはアクセストランジ
スタや電荷蓄積キャパシタその他、セルの基本素子をす
べてシリコン基板上の酸化物層に被着したビーム再結晶
化ポリシリコン層内に形成しようというものである。こ
の場合、ビットラインは再結晶化ポリシリコン層中に含
まれ、トランジスタをオンとすることにより電荷蓄積領
域に電荷が流入することとなる。電荷蓄積領域としては
上面、下面および三方を熱成長酸化物で囲まれた高不純
物濃度の再結晶化ポリシリコンを用いる。かくて得られ
る電荷蓄積能力は、当該領域上下の電極が薄い酸化物層
により再結晶化ポリシリコン中の電荷蓄積領域と分離さ
れているため、同等の蓄積面積とした通常のキャパシタ
の能力の約２倍となる。しかもこの電荷蓄積領域は、下
層の酸化物によって該領域周辺の回路から基板中に注入
される電荷や、アルファ粒子その他ソフトエラーの原因
となる放射線等により基板中に入り込む電荷から隔離さ
れることとなる。さらにまた、ビットラインの下方に厚
い酸化物層が存在し、かつ側壁酸化物のアイソレーショ
ンが完全であるため、ビットラインの容量が減少すると
いうこともある。しかしながら、たとえ容量を通常のも
のの２倍としたとしても、セルのキャパシタによる占有
面積を充分小さなものとすることは不可能である。

【０００４】ｄＲＡＭを小型化するもうひとつの試み
は、キャパシタの極板を基板内部にまで延在させること
である。このようなキャパシタはコルゲーテッド（波
型）キャパシタと呼ばれ、Ｈ．スナミらの「ＡＣｏｒ
ｒｕｇａｔｅｄＣａｐａｃｉｔｏｒＣｅｌｌ（ＣＣ
Ｃ）ｆｏｒＭｅｇａｂｉｔＤｙｎａｍｉｃＭＯＳ
Ｍｅｍｏｒｉｅｓ」（ＩＥＥＥＩＥＤＭＴｅｃ
ｈ．Ｄｉｇｅｓｔ８０６，１９８２）や、同じく
Ｈ．スナミらの「ＡＣｏｒｒｕｇａｔｅｄＣａｐａ
ｃｉｔｏｒＣｅｌｌ（ＣＣＣ）ｆｏｒＭｅｇａｂｉ
ｔＤｙｎａｍｉｃＭＯＳＭｅｍｏｒｉｅｓ」（４
ＩＥＥＥＥｌｅｃ．Ｄｅｖ．Ｌｅｔｔ．９０，
１９８３）や、さらにはＩ．イトーらの「ＡｎＥｘｐ
ｅｒｉｍｅｎｔａｌ１ＭｂＤＲＡＭｗｉｔｈＯ
ｎ−ＣｈｉｐＶｏｌｔａｇｅＬｉｍｉｔｅｒ」（１
９８４ＩＥＥＥＩＳＳＣＣＤｉｇｅｓｔｏｆ
Ｔｅｃｈ．Ｐａｐｅｒ２８２）等にその記載がある。
このコルゲーテッドキャパシタはシリコン基板の内部に
２．５ミクロンの深さまで延びており、これを製作する
にはＣＶＤ二酸化シリコン膜マスクを用いて、通常のＣ
Ｃｌ₄による反応性スパッタエッチ法によってトレンチ
（ｔｒｅｎｃｈ）を形成した後、ウエットエッチを施す
ことによりドライエッチに起因する傷や汚れを除く。か
くしてトレンチを形成した後、二酸化シリコン／窒化シ
リコン／二酸化シリコンの３層からなる電荷蓄積層をト
レンチ壁部に形成し、しかる後トレンチをＬＰＣＶＤポ
リシリコンにより充填して終りとする。このようなコル
ゲーテッドキャパシタは、容量を６０ｆＦとする３×７
ミクロンのセルの場合、通常のセルとくらべてその容量
は７倍以上であるとの由である。

【０００５】セルキャパシタの占有面積を低減させるた
めの第３の試みは、上述のようにトレンチを形成する方
法と類似のものであった。たとえばＥ．アライによる
「ＳｕｂｍｉｃｒｏｎＭＯＳＶＬＳＩＰｒｏｃｅ
ｓｓＴｅｃｈｎｏｌｏｇｉｅｓ」（ＩＥＥＥＩＥＤ
ＭＴｅｃｈ．Ｄｉｇｅｓｔ１９，１９８３）やＫ．
ミネギシらによる「ＡＳｕｂｍｉｃｒｏｎＣＭＯＳ
ＭｅｇａｂｉｔＤｙｎａｍｉｃＲＡＭＴｅｃｈ
ｎｏｌｏｇｙＵｓｉｎｇＤｏｐｅｄＦａｃｅＴ
ｒｅｎｃｈＣａｐａｃｉｔｏｒＣｅｌｌ」（ＩＥＥ
ＥＩＥＤＭＴｅｃｈ．Ｄｉｇｅｓｔ３１９，１９
８３）や、Ｔ．モリエらによる「Ｄｅｐｌｅｔｉｏｎ
ＴｒｅｎｃｈＣａｐａｃｉｔｏｒＴｅｃｈｎｏｌｏ
ｇｙｆｏｒＭｅｇａｂｉｔＬｅｖｅｌＭＯＳ
ｄＲＡＭ」（４ＩＥＥＥＥｌｅｃ．Ｄｅｖ．Ｌｅ
ｔｔ．４１１，１９８３）等にその記載があるが、こ
れらはいずれもキャパシタの極板を基板に平行とする代
りに、基板のトレンチ壁部に形成することとした以外
は、通常のセルと同様の構成としてメモリセルについて
述べたものである。このようなトレンチ（溝掘り）キャ
パシタは単に深いトレンチを用いるだけで基板の単位面
積あたりの容量を大きくとることができるもので、上記
３論文によれば次のようにして製作される。すなわち、
まず結晶方位（１００）、Ｐ型、抵抗率４−５オームｃ
ｍのシリコン基板に幅０．４−１．０ミクロンのトレン
チを形成したものを電子ビーム直接描画法により作成す
る。ついで約１４ミリＴｏｒｒの圧力下でＣＢｒＦ₃に
よる反応性イオンエッチング（ＲＩＥ）によって深さ１
−３ミクロンのトレンチを侵刻した後、硝酸、酢酸、フ
ッ化水素酸の混合液中でエッチ処理を施すことにより、
トレンチ表面からＲＩＥ処理に起因する傷を取り除く。
次にＰＨ₃／ＳｉＨ₄／Ｏ₂ガスシステムを用いたＣＶＤ
によりＰＳＧ（燐シリケートガラス）を蒸着してトレン
チ表面層中に燐を拡散させ、フッ化水素酸によりＰＳＧ
をエッチ除去する。つづいてトレンチ表面上に１５０−
５００ÅのＳｉＯ₂を乾燥酸素中で成長させるか、また
はＣＶＤによりＳｉ₃Ｎ₄を厚さ５００Åに蒸着し、最後
にＬＰＣＶＤポリシリコンによりトレンチを埋める。こ
のようにトレンチ側壁の単位面積あたりの容量は通常の
キャパシタの単位面積あたりの容量に匹敵するものであ
り、従ってトレンチ深さを大きくしたキャパシタは、基
板の単位面積あたりの電荷蓄積面積を増大させることに
より、セルの基板面積を低減させることが可能である。

【０００６】他方、トレンチを用いてアイソレーション
を行なうことも周知の技法であって、その研究も広く行
なわれており、たとえばＲ．ラングによる「Ｄｅｅｐ
ＴｒｅｎｃｈＩｓｏｌａｔｅｄＣＭＯＳＤｅｖｉ
ｃｅｓ」（ＩＥＥＥＩＥＤＭＴｅｃｈ．Ｄｉｇｅｓ
ｔ２３７，１９８２）や、Ｋ．チャムらによる「Ａ
ＳｔｕｄｙｏｆｔｈｅＴｒｅｎｃｈＩｎｖｅｒ
ｓｉｏｎＰｒｏｂｌｅｍｉｎｔｈｅＴｒｅｎｃ
ｈＣＭＯＳＴｅｃｈｎｏｌｏｇｙ」（４ＩＥＥＥ
Ｅｌｅｃ．Ｄｅｖ．Ｌｅｔｔ．３０３，１９８
３）や、Ａ．ハヤサカらによる「Ｕ−ＧｒｏｏｖｅＩ
ｓｏｌａｔｉｏｎＴｅｃｈｎｉｑｕｅｆｏｒＨｉ
ｇｈＳｐｅｅｄＢｉｐｏｌａｒＶＬＳＩ’ｓ」
（ＩＥＥＥＩＥＤＭＴｅｃｈ．Ｄｉｇｅｓｔ６
２，１９８２）や、Ｈ．ゴトーらによる「ＡｎＩｓｏ
ｌａｔｉｏｎＴｅｃｈｎｏｌｏｇｙｆｏｒＨｉｇ
ｈＰｅｒｆｏｒｍａｎｃｅＢｉｐｏｌａｒＭｅｍ
ｏｒｉｅｓ−−ＩＯＰ−ＩＩ」（ＩＥＥＥＩＥＤＭ
Ｔｅｃｈ．Ｄｉｇｅｓｔ５８，１９８２）や、Ｔ．
ヤマグチらによる「Ｈｉｇｈ−ＳｐｅｅｄＬａｔｃｈ
ｕｐ−Ｆｒｅｅ０．５−μｍ−ＣｈａｎｎｅｌＣＭ
ＯＳＵｓｉｎｇＳｅｌｆ−ＡｌｉｇｎｅｄＴｉＳ
ｉ₂ ａｎｄＤｅｅｐＴｒｅｎｃｈＩｓｏｌａｔ
ｉｏｎＴｅｃｈｎｏｌｏｇｉｅｓ」（ＩＥＥＥＩＥ
ＤＭＴｅｃｈ．Ｄｉｇｅｓｔ５２２，１９８３）
や、Ｓ．コーヤマらによる「Ｄｉｒｅｃｔｉｏｎｓｉ
ｎＣＭＯＳＴｅｃｈｎｏｌｏｇｙ」（ＩＥＥＥＩ
ＥＤＭＴｅｃｈ．Ｄｉｇｅｓｔ１５１，１９８３）
や、Ｋ．チャムらによる「Ｃｈａｒａｃｔｅｒｉｚａｔ
ｉｏｎａｎｄＭｏｄｅｌｌｉｎｇｏｆｔｈｅ
ＴｒｅｎｃｈＳｕｒｆａｃｅＰｒｏｂｌｅｍｆｏ
ｒｔｈｅＴｒｅｎｃｈＩｓｏｌａｔｅｄＣＭＯ
ＳＴｅｃｈｎｏｌｏｇｙ」（ＩＥＥＥＩＥＤＭＴ
ｅｃｈ．Ｄｉｇｅｓｔ２３，１９８３）等にその記載
がある。これらに記載されたアイソレーション用トレン
チは、トレンチ形成コルゲーテッドキャパシタの作成に
つきさきに述べたと同様の方法で形成される。すなわ
ち、パターン形成（典型点には酸化物のマスクを用いて
行なう）や、ＣＢｒＦ₃、ＣＣｌ₄、Ｃｌ₂Ｈ₂、ＣＣｌＯ
₂等によるＲＩＥ処理や、侵刻処理や、側壁部の熱酸化
（ＬＰＣＶＤによる窒化物層形成をともなう）や、さら
にポリシリコンによる埋込み等の処理手順を用いるもの
である。

【０００７】

【発明が解決しようとする問題点】しかしながらトレン
チキャパシタを用いることは、ｄＲＡＭセルを小型化す
る上での問題を完全に解決するに至るものではなく、縦
形配置のＦＥＴや略略縦形配置としたトレンチキャパシ
タなど、いずれの場合においても、セルが基板を占有す
る面積は依然として大きいのが現状である。

【０００８】

【問題点を解決しようとするための手段】本発明はセル
キャパシタを形成した基板に設けたトレンチの側壁にセ
ルトランジスタを形成し、該トレンチの上方でワードラ
インおよびビットラインがたがいに交差するようにした
１トランジスタ型ｄＲＡＭセルの構造、およびこのよう
なセルからなるアレイを提供するもので、これによりト
ランジスタをキャパシタの上面に積層させて基板上のセ
ル面積を最小限とすることにより、個々のセルの集積密
度を高めるようにしたものである。本発明の一実施態様において、キャパシタの一方の極板
とトランジスタのチャンネル領域とは上記トレンチのバ
ルク側壁中に形成され、また該キャパシタの他方の極板
と該トランジスタのゲート領域とは該トレンチを充填す
るポリシリコンにより形成され、かつトレンチの内側の
酸化物層により分離される。なお信号電荷は上記ポリシ
リコンにより形成された方のキャパシタ極板に蓄積され
る。

【０００９】

【実施例】図１Ａは本発明の実施例としてビットライン
およびワードラインに接続した１トランジスタ１キャパ
シタセルを示すもので、その動作態様は下記の通りであ
る。すなわち、キャパシタ１２は１ビットの情報を表わ
す電荷を蓄える（たとえば電荷が蓄積されていない状態
は論理０を表わし、キャパシタの極板間電位５ボルトに
対応する電荷量が蓄積された状態は論理１を表わすもの
とする）。この１ビットの情報は、ゲート１６に接続さ
れたワードライン１４に電圧を印加するごとにアクセス
され（読出し、あるいは新しいビットの書込みを行な
う）これによりトランジスタ１８をオンとする。このト
ランジスタ１８がオンとなることにより、キャパシタ１
２はビットライン２０と導通して、読出しまたは書込み
が行なわれる。その際、漏洩電流その他の原因によるキ
ャパシタ１２の蓄積電荷の消滅分を補償すべく定期的に
電荷のリフレッシュを行なう必要があり、これがすなわ
ちダイナミックＲＡＭ（ｄＲＡＭ）なる名称の由来であ
る。

【００１０】図１Ｂワードライン１４およびビットライ
ン２０からなるｄＲＡＭアレイにおける各ラインの交点
に、上記実施例のメモリ３０を配設したアレイの一部を
示す平面図であり、ビットライン２０はワードライン１
４の下方を通るように形成されている。これらメモリセ
ル３０は基板中でこれらラインの下方にまで延在して、
メモリ密度を最大とするようにしてある。いま図示のよ
うに最小図形寸法をｆ、最小層間合せ許容寸法（最小刷
り合せ誤差許容量）をＲとすると、各セルの面積は｛２
（ｆ＋Ｒ）｝となる。従ってたとえば最小図形寸法が
１．０ミクロン、最小層間合せ許容寸法が０．２５ミク
ロンである場合は、各セルの面積は約６．２５平方ミク
ロンとなる。

【００１１】図２は本発明の実施例たる上記メモリセル
３０の断面図である。このメモリセル３０はＰ型エピ層
３４を有するＰ⁺型シリコン基板３２に形成されてお
り、Ｎ⁺型埋込層からなるビットライン２０と、ビット
ライン絶縁用の酸化物層４２と、Ｎ⁺ポリシリコンによ
るワードライン１４と前記トランジスタ１８のチャンネ
ル４４と、該トランジスタ１８のゲート酸化物層４６
と、このトランジスタ１８のソース領域を形成するＮ⁺
拡散領域４８と、上記Ｐ⁺型基板３２を前記キャパシタ
１２の一方すなわち接地側極板とした場合の他方の極板
を形成するＮ⁺ポリシリコン領域５０と、このキャパシ
タ１２の両極板間に絶縁層を形成する酸化物／窒化物／
酸化物スタック５２とを有する。この図２におけるメモ
リセル３０の断面は図１Ｂの矢印線２−２に対応してお
り、従ってトレンチ形成キャパシタ１２およびトランジ
スタ１８の断面構造はこの図１Ｂより明らかであろう。

【００１２】上述のような構成のメモリセル３０におい
て、キャパシタ１２はその一方の極板がＮ⁺領域４８，
５０により他方の極板が基板３２およびエピ層３４によ
りそれぞれ形成されている。ただしこの場合、エピ層３
４の不純物濃度はＰ⁺型の基板３２よりもはるかに低い
ものとすることにより、拡散領域４８とエピ層３４のＮ
⁺／Ｐ接合の容量およびＮ⁺型ポリシリコン領域５０／ス
タック５２／Ｐ型エピ層３４の容量がいずれもＮ⁺ポリ
シリコン領域５０／スタック５２／Ｐ⁺基板３２の容量
よりもはるかに小さく、無視しうる程度であるようにす
る。また次に説明するように、エピ層３４の極板面積は
基板３２の極板面積よりも小さく、この理由によっても
エピ層３４自体の容量はさして重要なファクタとはなら
ない。なお形成するトレンチの断面を１×１ミクロンと
し深さを５ミクロンとする場合は、この１ミクロン分の
深さをエピ層３４およびビットライン２０層により得る
ものとし、このとき前記キャパシタ１２の極板面積は約
１７平方ミクロンとなる。また図示のＰ⁺基板３２は図
１Ｂに示すアレイのメモリセル３０すべてに共通の接地
層である。

【００１３】各メモリセル３０のトランジスタ１８はポ
リシリコンゲートを有するバルクシリコン構成となって
おり、チャンネル４４はＰエピ層３４の一部であり、ソ
ース領域４８（キャパシタ１２の一方の極板の一部でも
ある）およびドレイン領域２０（ビットライン２０でも
ある）はＰエピ層３４中のＮ⁺拡散物質であり、ゲート
酸化物層４６はＰエピ層３４のトレンチ面上に成長して
おり、またゲートはポリシリコンのワードライン１４層
の一部である。絶縁酸化物層４２はかなりの厚みである
が、それでもゲートとしてのワードライン１４は、トラ
ンジスタ１８のソースおよびドレイン領域とオーバーラ
ップする構造となっている。

【００１４】つぎに上記構成のメモリセル３０の制作方
法の実施例につき説明するが、この説明を通して該メモ
リセル３０の寸法上および材料上の特徴についても明ら
かにする。図３Ａないし図３Ｇはこの制作手順を示すも
のである。

【００１５】１．結晶方位を（１００）とする抵抗率１
×１０^-2オームｃｍ以下のＰ⁺シリコン基板３２に、キ
ャリア濃度が２×１０¹⁶個／ｃｍ³でかつ、すべての熱
処理完了後における厚みが最終的に２．０ミクロンとな
るような厚みのＰエピ層３４を成長させる。フィールド
酸化物層３６およびＰ型チャンネルストップ３８を通常
の方法により形成した後、応力緩和用の酸化物層を成長
させてこの酸化物層にＬＰＶＤ窒化物を蒸着する。つい
で活性領域（ビットライン２０およびセルアレイの周辺
部）のパターン化およびプラズマエッチングにより、こ
の活性領域外の窒化物および酸化物を除去し、窒化物層
をマスクとしてボロンの注入を行なうことにより、キャ
リア濃度が１×１０¹⁷個／ｃｍ³のチャンネルストップ
３８の深さ４００Åまで形成した後、前記フィールド酸
化物層３６を８０００Åの厚さに成長させる。ついで窒
化物層を除去した後、フォトリソグラフィ法により前記
活性領域のうちビットライン２０を形成する部分を画定
して、キャリア濃度が１×１０²⁰個／ｃｍ³となるよう
にヒ素の注入を行なって、これらビットライン２０を深
さ２０００Åにまで形成する。しかる後にフォトレジス
トを除去して、酸化物による保護膜を形成して得た構造
を図３Ａおよび図３Ｂに示す。ここに図３Ａはビットラ
イン２０に沿う断面図であり、また図３Ｂはビットライ
ン２０と直行する面における断面図である。なお、ビッ
トライン２０の線幅は図１Ｂにつき述べたように約１．
５ミクロンとする。

【００１６】２．断面１ミクロンのトレンチを形成すべ
く、厚さ１ミクロンのプラズマエンハンスドＣＶＤ酸化
物層６４を蒸着しパターン化する。このパターン化酸化
物層６４をマスクとして用いてＨＣｌによるＲＩＥ処理
を行なうことにより、トレンチを深さ１．２５ミクロン
にまで侵刻する。かくて形成されたトレンチの壁面から
ＲＩＥ処理による傷および汚れを酸によるウエットエッ
チにより除去した後、保護酸化物層６５をトレンチの壁
面および底部に熱成長させ、さらにトレンチの側壁処理
にＬＰＣＶＤによる窒化物６６の蒸着を用いることによ
り、側壁上の酸化物層を保護して、引き続く処理工程に
おける拡散の進行を抑えるようにする。上記酸化物層６
５の厚みはたとえば約２００Åとし、また窒化物層６６
の厚みはたとえば１０００Åとする。かくて得られる構
造を図３Ｃに示す。なおこの図３Ｃは以下の図３Ｄない
し図３Ｇも同様であるが、いずれもビットライン２０に
沿う断面を示す図である。

【００１７】３．つぎに再度ＨＣｌを用いたＲＩＥ処理
を行なって、上記トレンチをさらに掘り下げる。この場
合、前記酸化物層６４を若干浸食されるが、この層は当
初の蒸着厚みを充分大きくとってあるため、格別問題は
生じない。かくてトレンチの深さが最終的に約５．０ミ
クロンとなった時点で、前述のようにして該トレンチを
清浄化し、酸化物を熱成長させて厚さ１００Åのキャパ
シタ１２の絶縁層スタック５２を形成した後、ＬＰＣＶ
Ｄ法により厚さ７５Åの窒化物を被着形成する。ついで
この窒化物層の熱酸化を行なって誘電特性を完全なもの
として、初期の酸化物／窒化物／酸化物層からなるスタ
ック５２を得る。かくて形成されたトレンチには、図３
Ｄに示すようにＮ⁺不純物注入ポリシリコン（領域５
０）を充填する。

【００１８】４．ポリシリコン領域５０に対して、たと
えばフォトレジスト上でスピンコーティングを行なうこ
とによりこれを平坦化した後、その表面およびトレンチ
内部の３０００Åまで完全にプラズマエッチ処理を施
す。この場合トレンチ内部のプラズマエッチは、絶縁ス
タック５２の上端から下方、かつ基板３２の上方まで行
なう。なお後述するように、ポリシリコン領域５０がス
タック５２の上端のやや下方でかつ基板３２の上方に延
在している場合には、該ポリシリコン領域５０の上端位
置はさして厳密にしなくともよい。図３Ｅ参照。

【００１９】５．スタック５２の露出部を除去する（こ
の場合、窒化物層６６は該スタック５２よりもはるかに
厚いため、スタック５２の露出部を除去するに当って窒
化物層６６が大幅に除去されることはない）。ついで燐
の気相拡散により、厚みが少なくとも２０００Åの拡散
領域４８を形成する（図３Ｆ）。なお図３Ｆでは拡散領
域４８が２個所に形成されているように見えるが、これ
ら領域はトレンチを取り囲む単一の環状領域の一部であ
って、前記トランジスタ１８のソースを形成するもので
ある。ただし現時点では、このトランジスタ１８のゲー
ト酸化物層はまだ形成されていない。

【００２０】６．ＬＰＣＶＤによりＮ⁺型ポリシリコン
の蒸着を行なった後平坦化し、その平面およびトレンチ
内の酸化物層６５および酸化物層６６の直下まで完全に
プラズマエッチを行なう。このＮ⁺ポリシリコン層は、
ポリシリコン領域５０の一部となってその厚みを大きく
するもので、図面（図３Ｇ）ではポリシリコン領域５０
と同じ符号で示してある。なおこの場合にも、ポリシリ
コン領域５０が拡散領域４８と充分にオーバーラップし
てそれらの間の電気的接触状態が良好で、かつ酸化物層
６６および窒化物層６５が全面的に露出してトランジス
タ１８のゲートがそのチャンネル領域を確実に覆ってい
る場合には、ポリシリコン領域５０の上端位置はさして
厳密なものとしなくともよいが、これについても後述す
る。

【００２１】７．ポリシリコン領域５０および拡散領域
４８の露出部に熱酸化物層５６を厚さ約１０００Åに成
長させる。この場合、酸化物層６５はその下縁部でバー
ズビークを発生するが、それ以外の個所では窒化物層６
６により成長が妨げられる。この熱酸化物層５６はトラ
ンジスタ１８のソース／ゲート間寄生容量を低減すべく
形成するもので、場合によってはこれを省略してもよ
い。次に窒化物層６６をエッチした後、酸化物層６５
（および該層よりもはるかに厚い熱酸化物層５６の一
部）にウエットエッチを施してこれを除去することによ
り、チャンネル４４および拡散領域４８の一部を露出さ
せる。この露出したチャンネル４４にゲート酸化物層４
６を厚さ２５０Åに成長させ、（これにより熱酸化物層
５６の厚さが増大する）ついでＮ⁺のポリシリコン層１
４の蒸着およびパターン化を行なって前記ワードライン
１４を形成し、図２につき記載した断面構造のセルを得
る。

【００２２】次に本発明によるｄＲＡＭの第２の実施例
（図４Ｃにメモリセル１３０で示す）、および本発明に
よる製作方法の第２の実施例につき、以下図４Ａないし
図４Ｄを参照して説明する。これら図４Ａ−図４Ｄは図
２および図３Ａ−図３Ｇとも同種の断面図である。

【００２３】１．結晶方位を（１００）とするＰ⁺基板
１３２に厚さ１０００Åの熱酸化物層１３５を成長させ
た後、厚さ１ミクロンのプラズマエンハンスドＣＶＤ酸
化物層１３７を蒸着する。つぎにこの酸化物層１３７の
パターン化を行なって断面１平方ミクロンのトレンチを
形成した後、該層をマスクとして用いてＨＣｌによるＲ
ＩＥ処理を行ない、これらトレンチを深さ５ミクロンに
食刻する。ついでトレンチ側壁を清浄化して、該側壁お
よびトレンチ底面にキャパシタの酸化物層１５２を熱成
長させ、しかる後４ミクロンのヒ素注入のポリシリコン
領域１５０をスパッタ法により被着する（図４Ａ）。

【００２４】２．上記各酸化物層のウエットエッチ処理
を行なう。これによりキャパシタ酸化物層１５２の露出
部が除去されて、ポリシリコン領域１５０のうち酸化物
層１３７上の部分がリフトオフ（取り外）される。つづ
いて厚さ２０００Åの１−２オームｃｍシリコンエピ層
１４４の蒸着および該層に対するイオン注入を行なうこ
とにより、Ｎ⁺ビットライン２０および前記トランジス
タ１８のドレインとなるべき層１２０と、トランジスタ
１８のソースとなるべき領域１４８とを形成する（図４
Ｂ）。この場合、領域１４８はポリシリコン領域１５０
の上面に形成されるため、各種の欠陥をもつものであろ
うことが当然予想されるが、トランジスタ１８のチャネ
ル領域となるのが上記エピ層１４４の無注入部分である
ため、そのような欠陥はさして問題とならない。

【００２５】３．アニール処理を施すことにより、注入
不純物の拡散をうながして上記領域１４８を若干膨出さ
せる。ついでゲート酸化物層１４６を熱成長させて２５
０Åとした後、Ｎ⁺ポリシリコンの蒸着およびパターン
化を行ってワードライン１４を形成する。かくて得られ
たｄＲＡＭセル１３０の構造を図４Ｃに示す。

【００２６】次に本発明によるｄＲＡＭの第３の実施例
につき説明する。この第３の実施例は、符号１６０で示
され、上述のｄＲＡＭセル１３０の変形例であり、上述
のような本発明による方法の第２の実施例を変形した第
３の方法実施例により製作されるものである。なお以下
の記載中、上記と同じ符号は上記実施例における対応項
目を示すものである。

【００２７】１．上記第２の実施例の工程(1)を行なっ
た後、工程(2)による酸化物層のエッチ処理を行なう。

【００２８】２．厚さ２０００ÅのＬＰＣＶＤポリシリ
コン層１４４を蒸着して、これに不純物の注入を行なう
ことによりＮ⁺層１２０，１４８を形成する。この結果
得られる構成は図４Ｂのものと同等であるが、ただしこ
の場合は、領域１２０，１４４，１５０は第２の実施例
におけるようにエピ層ではなくポリシリコン層である。

【００２９】３．アニール処理および固相エピタキシ処
理により上記領域１２０，１４４を基板１３２上でエピ
層に変換するが、これにともなって領域１４８，１５０
の一部が単結晶化することとなる。図４Ｄにおける波形
の破線は、こうした部分的な単結晶化を概念的に示すも
のである。ただしこのような結晶化領域のうち、動作の
特性に影響をもたらすのはもっぱら前記領域１４４（ト
ランジスタ１８のチャンネル領域）のみである。なおこ
の処理に用いる高温により、不純物イオンの拡散が生じ
て前記領域１４８は図４Ｄに示すように膨出する。

【００３０】かくて前記Ｎ⁺型層１２０のパターン化お
よびエッチングを行なって、前記ビットライン２０を形
成する。

【００３１】４．ついでゲート酸化物層１４６を厚さ２
５０Åに成長させた後、Ｎ⁺型ポリシリコン層１４の蒸
着、パターン化およびエッチング処理を行なってワード
ライン１４を形成する。かくて得られるｄＲＡＭセル１
６０の断面構造を図４Ｅに示す。

【００３２】上述のｄＲＡＭセル１３０，１６０の動作
はいずれも、さきに説明したセルメモリセル３０の動作
と同等である。すなわち、トランジスタ１８はそのドレ
イン２０、チャンネル領域１４４、ソース１４８、ゲー
ト１４がすべて縦型配置となっており、またキャパシタ
１２についても、その一方の極板をＮ⁺領域１４８／１
５０により、他方の極板をＰ⁺基板１３２によりそれぞ
れ形成するとともに、酸化物層１５２及び領域１４８と
基板１３２間の逆バイアス接合とによって誘電体層を形
成するものである。

【００３３】なおセル１６０の製作方法の上記工程(3)
を変更し、複数のビットライン２０間にチャンネルスト
ップ領域を画定し、インプラントするため固相エピタキ
シ処理を行なった後、前記Ｎ⁺層１２０のパターン形成
およびエッチ処理を行なうこととしてもよい。この場合
のチャンネルストップ領域の形成方法は、本発明による
方法の第１の実施例におけるビットライン２０間のチャ
ンネルストップ３８の形成方法に準ずる。

【００３４】以上、本発明によるｄＲＡＭの実施例およ
びその製作方法の実施例につき各種説明したが、これら
実施例は上記の各寸法やトレンチの形状、不純物注入深
さ、代替材料の種類等を適宜変更したり、イオン注入法
に代えてイオン拡散を用い、あるいはドライエッチング
に代えてウエットエッチング法を用いたり、ＲＩＥ法を
おこなうにあたってＨＣｌの代りにハロゲン炭素化合物
を用いたり、前記保護用窒化物層６６を省略したり、そ
の他もろもろの変更を加えること等は、これまでの記載
からしてただちに想到しうるところであろう。

【図面の簡単な説明】

【図１】ＡおよびＢはそれぞれ本発明によるｄＲＡＭセ
ルの等価回路を示す概略図および該セルを用いたセルア
レイを示す平面図。

【図２】本発明によるｄＲＡＭセルの第１の実施例を図
１Ｂの線２−２に沿う断面で示す断面図。

【図３】ＡないしＧはこの第１の実施例によるｄＲＡＭ
セルを本発明によるセル製作方法の第１の実施例による
製作する場合の一連の工程を示す図。

【図４】ＡないしＥは本発明による第２および第３の実
施例によるｄＲＡＭセルを本発明によるセル製作方法の
第２および第３の実施例により製作する場合に一連の工
程を示す図である。

【符号の説明】１２キャパシタ１４ワードライン１６ゲート１８トランジスタ２０ビットライン３０，１３０，１６０メモリセル３２，１３２基板３４，１４４エピ層４２酸化物層４４チャンネル４６，１４６ゲート酸化物層４８拡散領域５０，１５０ポリシリコン領域５２，１５２酸化物／窒化物／酸化物スタック

Claims

【特許請求の範囲】

【請求項１】半導体基板中のメモリセルアレイであっ
て；（ａ）上記基板上の複数の第１導体ラインと、（ｂ）上記第１導体ラインと絶縁されかつ交差している
複数の第２導体ラインと、（ｃ）上記交差点の各々に設けられた複数のセルと、を有し、かつ（ｄ）各セルは、上記交差点の下で上記基板の中のトレ
ンチ中の電界効果トランジスタとキャパシタを含み、更
に上記トランジスタドレインは第１導体ラインの１つに
接続され、上記トランジスタゲートは第２導体ラインに
接続され、上記トランジスタソースは上記キャパシタの
第１のプレートに接続され、上記キャパシタの第２のプ
レートは上記基板に接続され、かつ絶縁層が上記キャパ
シタの第１と第２のプレートの間に形成されている、ことを特徴とするメモリセルアレイ。