JPH0414868A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業１−・の利用分野〕 本発明は２微細化のｎ］能な！１′導体１）１１、憶装
石に関オる。特に、高集積化

【５．好適なダイナミック
ランダムアクセスメモリ　（ＤＲＡＭ）？、）へ１／：
、−チキャパシタと縦型１ヘランジスタをイ１するセル
４Ｊ関する。 〔従来の技術〕 Ｄ　ＲＡＭは、：３年で４侶という集積度の向１−を実
現し５できており、既ｌ、：、、４メガピツ１へＩ）　
ＲＡＭの量産体制が整いつつある。この高集積化は、素
子・１法を微細化することで達成されてきた。しかし、
微細化に伴う蓄積容量の減少のノーめに、信号対雑音（
Ｓ　Ｎ）比の低下や、α線の入射による信号反転等の弊
害が顕在化し、信頼性の維持が課題となっている。この
ため、蓄積容量を増加させることのできるメモリセルと
して、蓄積容量の一部をスイッチ用トランジスタや素子
間分離酸化膜の上に積み上げた、積層容量型セルや、基
板に深い溝を掘り、その側壁に電荷蓄積キャパシタを形
成した、トレンチ型セルが、４メガビットＤＲＡＭ以降
のセルの主流になっている。 これらの立体化セルと自己整合プロセスを駆使して、１
６−メガビットや６４メガビツトの試作が試みられてい
るが、メモリセル面積をこれまでのトレンドに沿って小
さくしなければならないとすると、２５６メガビツトで
は、セル面積は実に０．５μボになり、上記のセルを持
ってしても、十分な蓄積容量のみならず、セル面積を小
さくすることも不可能な状況にある。 ＤＲＡＭは、電荷を蓄積するためのキャパシタと、それ
に電荷を供給するビット線と、電荷の流れを制御するた
めにチャネル領域に接つしているワード線を、最小単位
として構成されている。これまでのＤＲＡＭは、電荷蓄
積キャパシタとワード線がともに基板上に平面的に作ら
れているか、もしくは、キャパシタのみが立体的に作ら
れていた。そこで、更にセル面積を小さくするために、
ワード線、すなわち、電荷が移動するチャネル領域も立
体的にしたメモリセルが、数多く提案されている。その
幾つかの例を、第３図、第４図、第５図を使って詳細に
説明する。 基板の深さ方向にチャネルを作るセルは、基板に穴を掘
るか、基板に柱を残すか、によって２種類に大別される
。第３図は、前者の例である（特願昭６０−２１３６２
６）。不純物濃度の高い層（３１）と低い層（３２）か
らなる、エピタキシャル基板を用いて、キャパシタ領域
は高濃度層内に、チャネル領域（３６）は低濃度層内に
作られている。 また、自己整合プロセスで電荷蓄積キャパシタの一方の
電極（３４）がチャネル領域と電気的に接続するように
なっており（’３５）、ワード線直下のキャパシタ構造
が実現されている。ここで、（３３）はキャパシタ絶縁
膜、（３７）はビット線となる拡散層、（３８）は層間
絶縁膜（３９）はツー１−線電極である。 第４図に示したものは、上記のセルを改良したもので、
チャネル領域及びキャパシタ領域が全て酸化膜で被われ
ている（特願昭６１−２４３８１．７）。このセルでは
、チャネル領域（４５）は酸化膜で被われており、基板
側にはない。また、チャネルとキャパシタの一方の電極
が接続される領域も、酸化膜で被われているため、セル
間のリーク電流は原理的には発生しない。この構造を採
用すると、セル間距離を非常に小さくすることが可能で
ある。また、ビット！（４８，４９）にも低抵抗の配線
材料駆使よるため、動作速度を向上させることができる
。なお、ここで、（４１）は高濃度層、（４２）は低濃
度層、（４３）はキャパシタ絶縁膜、（４４）はキャパ
シタの一方の電極、（４６）はゲート絶縁膜、（４７）
は眉間絶縁膜、（５０）はワード線電極である。 上記のセルに対して、シリコン基板に形成した柱を利用
する例が、第５図である（特願昭５９＝１４３２３０）
。これは、シリコン基板を３段階に分けて掘り下げ、そ
れぞれの加工でできる柱の側壁を、表面に近いところか
ら、チャネル（３６）、キャパシタ（５２，５３，５４
）、素子間分離（５５）として利用する構造になってい
る。この結果、それぞれのメモリセルは自己整合的に分
離され、セル間距離を小さくするのに最適な構造となっ
ている。また、ワード線（５７）は、公知の異方性トラ
イエッチの際に、シリコン柱の側壁に自己整合的に残る
部分を利用でき、ワード線の長さ方向のシリコン柱の間
隔がワード線の膜厚の２倍より小さければ、マスク無し
で、ワード線の加工ができるという特徴もある。なお、
ここで、（５１）は半導体基板、（５５）は素子間分離
特性を向上するために導入した、基板と同導電型の高濃
度不純物層、（５６）はチャネル領域、（５８）はビッ
ト線電極である。 〔発明が解決しようとする課題〕 ところで、第３図のセルでは、チャネル領域と電荷蓄積
キャパシタの−・方の電極ち一接続４−坂）＠域（３５
’）が基板側１．、、あるため、セル間距離が小さくな
３ってくると、隣接セル間のり一つ電流が増加するとい
う問題がある。また、ビ・・ノド線１．．Ｌ抵抗の大き
な拡散層を使わなしづればならないイハも、問題のひ）
ごつ゛でである。１ 第１１図のセルξは、−１−記のり一グ′敲流の問題は
、全体が酸化膜に被われでいるために発生し、なｌ、Ｎ
が。 チャネル領域（４５）がｍ結晶Ｃ′はない点がこのセル
構造の最大の欠点である。多結晶シリ」ン等を用いて”
チャネルとすることも１月能であるが、チャネルのリー
ク電流が大きい等の問題があり、電荷を保持しなしｉれ
ばならないＤ　ＲＡ　Ｍにと−〕で、致命的な欠点であ
る。、 第：）図のセルは上記の問題を全Ｃ解決し１でおり、縦
型セルに最も適した構造のひと°“、）である１、また
、前述しまたように、ワード線の加」４がマスク無して
できる可能性があるのも魅力のひと−）である４、（，
２、かじ、これらの優れた特徴も、反面、メモリセルを
縮小する際の障害となる。例えば、ワ　ｌ−線をマスク
無し５”て゛加ｉ４シよ、）と」゛る。１−５最小スベ
〜メとなるツーＩへ線ノＪ゛向のシリ」ン柱の間隔］が
ワード線の膜厚を決め、かつ、ワ〜　１−線の膜Ｉ！＠
か、今度は、分離しなければならない、ビット線ｊｉ向
のシリコン柱の間隔を法定［る。この結果、ピッｌ−線
ブｌ向のシリコ〉柱の間隔をあ：１：り小７＼く−４る
、てどはこきず、セル面積の縮小も限定されで１．ま、
′〕、１さらには、この構′Ｊ７ｉごは、゛ノー　１・
線力ｔ＋　：ｒ−＋、：際１−（二、シリコン柱はほぼ
同し５高さの段差る拮″′）！！板の窪地【こ、あり、
当然、窪地の側壁全体にも・ル、−１−線電極か残る４
、このため、ワード線と他の配線層を接続するための、
緩衝領域が必要どなる。 以１．のよ）に、従来の縦型メモリセルでは、様様な要
因から、セル面積の縮小がｉｉ　ｔ、い、このため、ト
ランジスタとキャパシタが縦ノｌ”向につながるために
、セル面積に縮小出来るという、縦型メモリセルの特徴
が、１分には発揮さノ１、でいない、１本発明の目的は
、ギガピッ：・級の超高集積１）ＲＡ　Ｍに用いる、微
細化の０丁能な縦型メモリセルを提供することＧコある
。本発明の他の［：Ｉ的は、以トの説明ど図面を番照す
ることり、−よって、明らか（・、゛なる。 〔課題を解決するための手段〕 第１図は、本発明によるメモリセルの断面図を示したち
のである。本セルの特徴は、各メモリセルが酸化膜（９
）で被オ）れ、不純物領域、具体的には拡散層か基板側
にないこと、し、かし、なから、第４図のセルとは違っ
て、チャネル領域（２２）が多結晶ではなく単結晶であ
ること、チャネルの拡散層（２３，２４）とピッ１へ線
（２０，２８）やキャパシタの電極（１５）との接続が
、自己整合的に行オ）れること、さらには、ツー１−線
電極（３０）と、ゲート電極（２６）の接続も自己整合
的に行オー）れる点に有る。 酸化膜で被われたトレンチの中に、−単結晶のチャネル
領域を作るためｉ、−１後述の実施例の説明にあるよう
に、１−レンチの径を基板の内部で拡げ、その内壁に酸
化膜を被着させた後に、子の酸化膜までシリコン基板を
掘り下げることを行う。このために、種類の違う絶縁膜
をマスクｆ、ＸＸ　して基板を掘りトげる技術を駆使し
２、これらの丁、程が全て自己整合で行われるようにす
る。この結果、中空円筒状のシリコン中結晶φ板ができ
、さらｌ’、そのチャネルど、拡げ六トレンチの中に形
成しまたキャパシタの一力の電極を自己整合て接続する
と、ナヤネル領域及びキャパシタ領域の両ノア゛が酸化
膜て被われた、縦型のメモリセルが実現で、さイ）。 また５ゲート電極（２６）は、トレンチ内に埋め込まれ
Ｃいるため、ワード＠榛（３０）の如上が、隣接セル間
の間隔を決め゛て−し１まうことは、第５）図のセルと
違−）で、発生しない、１さＮ、には、層間絶綽膜（２
９）各コソザバックすればゲ　＋−を極（２６）が露出
するような構造しこなっているので、このワード電極と
１−［ノンナ内に埋め込まれたゲート電極の接続も、半
自己整合的に行λる。 〔作用」 第１図番、−示（７，た本発明の構造にするとチャネル
領域は単結晶になり、多結晶シリコシ等を用いた構造に
比へで、チャネルを流れるり〜・り電流を大幅に低減す
る５ごとが可能である。また、このチャネル領域は結果
的に酸化膜【Ｊ囲まれる構造となり。 いわゆる、Ｓ○Ｉ　　（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎ５
ｕｌａｔｏｒ）構造が実現される。しかも、その膜厚は
１１００ｎ以下の超薄膜であり、電圧の印加によって、
チャネルは完全に空乏化する。このため、コンダクタン
スの大きなトランジスタが達成される。 また、不純物領域が基板側に存在していないこと、チャ
ネル領域とビット線及びキャパシタ電極の接続、さらに
は、ワード電極の形成などが自己整合でできるため、本
構造は、セル面積を縮小するのに適している。 第２図は２本メモリセルの平面レイアウト図である。仮
に、最小前ニスペースを０．３μｍ　とすると、これで
、約０．５μｍ２のＤ　ＲＡ　Ｍセルを作ることが出来
る。トレンチ（６５）径はＱ、５μｍ、ワード線（６７
）、ビット線（６６）の線幅は０．３μｍである。この
セル面積は、２５６メガビツトのメモリに相当する。ち
なみに、従来構造のセルでは、０．３μｍの設計ルール
では、６４メガピント級のＤＲＡＭが限界である。 本セルは、自己整合を最大限に利用できるため、マスク
枚数を大幅に少なくすることができ、本質的には、第２
図に示したように、トレンチを形成するためのマスク（
６５）と、ビット線用のマスク（６６）と、ワード線用
のマスク（６７）の３枚でよい。 Ｃ実施例〕 欣に、本発明の実施例を図面とともに説明する。 第６図（ａ）から第６図（ｖ）は２本発明による半導体
記憶装置の第１の実施例を示すメモリセルの断面図、第
７図は１本発明の第２の実施例を示すメモリセルの断面
図、第８図は１本発明の第３の実施例を示すメモリセル
の断面図である。 実施例１ 以下、本発明の第１の実施例を第６図（ａ、　）から第
６図（Ｖ）までを用いて説明する。 第６図（ａ）に示したように、第１導電型の半導体基板
（１）に、第１絶縁膜を堆積し、第２図に示したマスク
（６５）を用いて該絶縁膜のみを加工する。本実施例で
はシリコン窒化膜（Ｓｉ、Ｎ、）を、約１μｍ堆積させ
た（第６図（ａ））。次に、この上に第２の絶縁膜を堆
積し、公知の異方性トライエツチング法を用いて、Ｓｉ
、Ｎ４膜の側壁にのみ第２絶縁膜を残し、さらに、基板
を掘り下げる（４）（第６図（ｂ））　。深さは、約１
．５μｍである。後述する自己整合プロセスのため、第
１絶縁膜と第２絶縁膜の種類は異なっていなければなら
ず、本実施例では、シリコン酸化膜（３）（ＳｉＯ２）
を用いた。また、このＳｉＣ２膜の膜厚がチャネル領域
の厚さを決定するが、本実施例では、超薄膜を実現する
ために、Ｓ　ｉ　Ｏ２膜の膜厚は１１００ｎとした。 次に、第６図（ｃ）のように、まず、２０ｎｍ程度のＳ
ｉ、Ｎ４膜（５）を前述した要領で側壁にのみ被着させ
、さらに、基板を掘り下げる（６）。 この部分がキャパシタの主要部分となり、蓄積容量はこ
のトレンチの深さと内径で決まるが、後述する理由から
、深さを５μｍとした。すなわち、基板に掘るトレンチ
の深さは、合計で約６．５μｍとなる。 このように、基板内部にのみＳｉ３Ｎ、膜で側壁を被わ
れていない領域を作り、さらに、化学的エツチング法で
、基板内部のトレンチ内径を拡げる（第６図（ｄ））。 拡げる大きさは、第６図（ｂ）で堆積した、酸化膜（３
）の膜厚よりわずかに大きい程度がよい。このエツチン
グには、弗酸と硝酸の混合液を用いた。混合比は、１対
４０．０である。次に、第６図（ｅ）に示した様に、上
記エツチングの保護膜となったＳ　ｉ、；’Ｊ４膜（５
）を除去し、さらに、非常に薄い３膜ｍ程度のＳｉ、Ｎ
、膜（８）を再び堆積する。この極薄Ｓｉ、Ｎ４膜は、
後述するように、耐酸化マスクとなる。 次に、第６図（ｆ）のように、トレンチ内壁にＳｉＣ２
膜（９）を約５０ｎｍ堆積する。この酸化膜はキャパシ
タ領域を絶縁分離する酸化膜となる。さらに、キャパシ
タの一方の電極が基板に接する場所を開口するため、公
知の異方性ドライエツチング法を用いて、上記酸化膜（
９）の底を抜＜（１０）（第６図（ｇ））。 その後、キャパシタの一方の電極となり、基板と接触す
る多結晶シリコン（１１）を堆積し、これを通（２て、
第２導電型の不純物を拡散させる。 その結果、多結晶シリコンが低抵抗化するとともに、基
板内部Ｌニマトリックス状に不純物領域、たる拡散層が
形成される。、この拡散層がキャパシタのプレート電極
どなり、すべてのメモリセルにつながっている（第６１
シ］　（ｈ））。 さらに、第Ｃ；図（ｉ）のように、ｂレンタ内部の所定
の高さまでレジスト膜（］３）を埋め、第６図（、ｊ）
のように、多結晶シリコンＩＪＩ（１１）を成型する。 Ｉノジストを除去し、多結晶シリコン（１１）の表面に
キャパシタ絶縁膜（コ４）を成長させ、さらに、　ｊｉ
の電極どなる多結晶シリコン（Ｊ５）でトレンチを埋め
戻す。キャパシタ絶縁膜には、Ｓ　ｉ、　０２／Ｓ　ｉ
、Ｎ、の積層膜、　’Ｉ”ａ２０５膜などを使う。膜厚
は、容量を大きくするため１．二５　ｎ　ＩＴＩ以ドと
した。多結晶シリコン（ｊ５）でトレンチな埋め戻した
後、表面を平坦化して、その多結晶シリコシの表面のみ
に酸化膜を成長させる（第６図（ｋ））、ところで、こ
の構造■トレンチは、基板表面り、：近いところでの内
径が、内部より狭いため、内部が埋め−゛〕＜さ才しる
両番、−５目が閉じでしまい、内部には”す″がて８４
）る。し、かじながら、たとえ″す′ができても、後の
Ｉ〕稈には支障は無い。こ、−では、簡略化のため、内
部は埋まっているものとして説明を続ける。 次に、第（３図（ｋ）の状態で、表面のＳＬ、Ｎ４膜の
みを除去し、残った酸化膜をマスクにし２こ、シリコン
基板を掘り下げる。その結果、第６３図（Ｑ）に示した
ように、噴結晶の薄膜が１−レンヂーに沿−〕て形成さ
れる。１また、この時、トレンチの肩の酸化膜が露出し
た状態で基板のエツチングをとめる。 次に、この単結晶基板とキャパシタの一方の電極となる
、トレンチ内の多結晶シリコンを接続するだめの処理を
行う。そこで、第６図（ｎ＋　）のように、露出してい
るトレンチ内壁の酸化膜のみを除去する。次に、第６図
（，１）のように、多結晶シリコン（１８）を薄く堆積
すると、除去された酸化膜の部分を埋める７さらに、側
壁全体に着いた多結晶シリコンを除去する。これで、中
空円筒状の単結晶基板とキャパシタの多結晶シリコンと
が接続し７、不純物層たる拡散層は多結晶シリコンから
の不純物拡散で形成される。（第６図（０））。 この多結晶シリコン（１８）を除去する際、中結晶基板
を保護するために、第６図（Ｑ）の段階で、全体を薄い
酸化膜で保護し、多結晶シリコンと基板が直接拳こは接
触し２ないようにすることも可能である。この際には、
トレンチ内壁の酸化膜の除去は、異方性ドライエッチで
行い、基板側壁には、酸化膜が残るようにしなｉ′ｊれ
ばならない、次に、第６図（ｐ）のように、円筒状のメ
モリセルを絶縁膜で埋め戻す。本実施例では、Ｓｉ、Ｎ
４膜を用いた。更に、この５ｊ３Ｎ４膜を掘り下げ、第
６図（ｑ）のように、中空円筒状の単結晶基板の一部を
露出させる。このｒ程もマスク無しで行うため、（１９
）の絶縁膜は、メモリセルを被う絶縁膜とは違う種類で
なければならない。 さらに、第６図（ｒ）の、ように、ビット線となる多結
晶シリコン（２０）を堆積し、突起部を囲むように残１
゜不純物領域たる拡散層は、この多結晶シリコンからの
不純物拡散でできる。このＪ二に、Ｓ　Ｌ　３　Ｎ　４
膜（２１）を再び堆積して、平坦化する。 次に、縦型ｌ−ラン・°ノスタの形成上程に入る。第６
図（ｒ）で突起部の表面を被っていた酸化膜（１５）を
除去して、さらに、第６図（Ｓ）のように、トレンチ内
壁の多結晶シリコンづ：掘りトげる。さら番、−５この
部分のトレンチ内壁を被っている酸化膜を除去し、露出
した多結晶シリコンの表面に酸化膜シ成長させる。この
際、チャネル領域は保護されていなければならないが、
ここで、第６図（ｅ）で堆積したＳｉ、Ｎ、５ｃｓ）が
、１↑酸化マスクとなる。さらに、このＳ　】３　Ｎ　
４膜を除去してゲート酸化膜（２５）を成長し、ゲー１
へ電極（２６）で埋め戻す。また、さらｉ＝、　、その
表面に酸化膜（２７）を形成する（第６図（ｔ））。 さらに、Ｓ　ｉ３　Ｎ　４膜（２１）を除去して、ビッ
ト線の抵抗を下げるために、シリサイド等の金属を堆積
し、第６図（ｕ）のように、突起部の周辺にのみ残す。 この後、第２図に示したマスク（６６）を用いて、ビッ
ト線を成型する。 最後に、眉間絶縁膜（２９）で平坦化し、その眉間絶縁
膜をエッチバックすると、ゲート電極の表面が露出する
ので、これと接触するように、ワード線電極となる、ア
ルミ配線（３０）を形成し、本メモリセルが完成する（
第６図（Ｖ））。 実施例２ 第７図は、本発明の第２の実施例を示すメモリセルの断
面図を示したものである。ここで、キャパシタの主要部
分は、高濃度基板内（６１）に作られており、このため
、基板がプレートとして使え、第１図に示した第１の実
施例に比較して、トレンチ内に一方の電極を作る必要が
無く、単に多結晶シリコン（６３）で埋めれば良い。こ
こで。 （６２）は、キャパシタ絶縁膜である。本構造は、製造
プロセスが容易になる反面、基板電位はグラウンドか負
電位になるため、ｘｉ　１　）ｌ記憶の状態で対抗する
電極（６３）の電位が電源電圧になると、キャパシタ膜
には、電源電圧もしくはそれに基板電位が加わった電圧
が、印加される。これは、薄膜化しているキャパシタ絶
縁膜の信頼性確保の点で不利な点となる。 実施例３ 第８図は、本発明の第３の実施例を示したものである。 本実施例では、チャネル領域の主要部分は導電層（６４
）で囲まれている。このため、この導電層を使って、チ
ャネルに電圧を印加することができ、チャネル裏面での
リーク電流の抑制などに効果的である。 〔発明の効果〕 本発明によれば、始めにトレンチを開口するだけで、電
荷蓄積キャパシタとスイッチ用トランジスタの形成がま
ったくマスクなしでできる。また。 ビット線とチャネルの接続や、ゲート電極とワード線の
接続も半自己整合で行われる。この結果、６４メガビッ
ト級ＤＲＡＭが実現できる０、３μｍ技術で、２５６メ
ガビツト級のＤＲＡＭを作成することが可能となる。 本発明の第２の特徴は、スイッチ用トランジスタのチャ
ネル領域が、自己整合で超薄膜Ｓ○■トランジスタにな
る点である。これによって、短チヤネル特性に優れ、か
つコンダクタンスの大きなスイッチ用トランジスタが実
現でき、動作速度の向上が期待できる。 以上、本発明を用いることによって、ギガビット級ＤＲ
ＡＭで必要とされるセル面積と、蓄積容量を満足するメ
モリが実現可能となる。

【図面の簡単な説明】

第１図は、本発明のメモリセルの断面図、第２図は、本
発明のメモリセルの平面レイアウト図５第３図、第４図
、第５図は、従来の縦型メモリセルの断面図、第６図は
１本発明のメモリセルの製造方法を示す工程図、第７図
は、本発明のメモリセルの第２の実施例を示す断面図、
第８図は、本発明のメモリセルの第３の実施例を示す断
面図である。 １０・・・単結晶半導体基板、１１・・・プレート電極
に接する多結晶シリコン電極、１２・・プレートとなる
基板内の拡散層、１４・・・キャパシタ絶縁膜、１５・
・・チャネルの拡散層に接する多結晶シリコン電極、１
９・・・絶縁膜、２ｏ・・ビット線の多結晶シリコン、
２２・・チャネル領域、２３．２４・・・拡散層、２５
・・・ゲート酸化膜、２６・・・ゲート電極、２８・・
・ビット線の金属配線、２９・・・相間絶縁膜。 ■。 図 、うρ 第 Ｌ♂１ （（Ｌ） 第 、う 菌 図 囁 ！う 図 拓 （７，） （Ｃ） 第 図 （イ） 冨 図 （ｊ） 第　２ ＜−ｋ） 図 （Ｌ） 第 図 （／ｒｒＬ） 不　ｂ （／ｉＬ） はう （ρう ０’、） 層 （Ｓ） 第　６ （Ｐ） 図 （Ｋ） 第 乙 凶 ＜１） Ｃｔｌ、、） 罵 国 第 乙 図 （Ｖ） ３θ ■ 図

Claims (1)

1. 【特許請求の範囲】 １、スイッチ用トランジスタと、電荷蓄積キャパシタを
   最小単位とする半導体記憶装置において、該スイッチ用
   トランジスタのチャネル及びソース・ドレインが作り込
   まれるアクティブ領域は、半導体基板の深さ方向に形成
   され、かつ、外周を絶縁膜で囲まれた中空円筒状の単結
   晶領域であり、ソース領域となる一方の不純物層は、該
   アクティブ領域の直下に存在する電荷蓄積キャパシタの
   一方の電極に接触し、ドレイン領域となる他方の不純物
   層は、蓄積される電荷を供給するためのビット線に接触
   し、さらに、アクティブ領域内を移動する電荷を、該中
   空円筒状のチャネル領域とは絶縁膜を介してその内部に
   存在するゲート電極を用いて制御することを特徴とする
   半導体記憶装置。 ２、上記アクティブ領域となる中空円筒状の単結晶領域
   は、予め基板内に形成した絶縁膜まで該基板を掘り下げ
   ることで、該基板本体から電気的に絶縁分離され、かつ
   、その膜厚は自己整合的に決定され、さらに、ゲート電
   圧の印加によって完全に空乏化することを特徴とする特
   許請求範囲第１項記載の半導体記憶装置。 ３、上記半導体記憶装置が基板上に規則的かつ多数配置
   され、平面的には、ゲート電極に電圧を印加するための
   ワード線と該ビット線が交差する直下に該半導体記憶装
   置が存在することを特徴とする特許請求範囲第１項又は
   第２項記載の半導体記憶装置。 ４、上記単結晶半導体基板として、高濃度に不純物を含
   む単結晶基板上に、それよりは濃度の薄い層を単結晶成
   長させた、いわゆる、エピタキシャル基板を用い、上記
   電荷蓄積キャパシタの主要部分は、該高濃度基板内に形
   成され、該高濃度基板がキャパシタの一方の電極となる
   ことを特徴とする特許請求範囲第１項記載の半導体記憶
   装置。 ５、上記アクティブ領域の主要部分は、外周が絶縁膜を
   介して導電層に囲まれていることを特徴とする特許請求
   範囲第１項記載の半導体記憶装置。 ６、第１導電型の半導体基板上に第１絶縁膜を堆積し、
   該第１絶縁膜に所望の大きさの第１の穴を開口する第１
   の工程と、該第１絶縁膜の側壁にのみ形成した第２絶縁
   膜と該第１絶縁膜をマスクにして、半導体基板に、第１
   の穴よりは径の小さな第２の穴を開ける第２の工程と、
   該第２の穴の側壁に第２絶縁膜とは種類の異なる第３絶
   縁膜若しくは第１絶縁膜を形成し、さらに、第２の穴を
   深くする第３の工程と、上記絶縁膜で被われていない基
   板内部の穴径を第２絶縁膜の膜厚以上に拡げる第４の工
   程と、基板内部に形成された穴の内壁を耐酸化性の絶縁
   膜と酸化膜の積層膜で被覆する第５の工程と、穴の底の
   絶縁膜だけを除去して基板の単結晶面を露出させる第６
   の工程と、穴内壁を被覆し、上記第６の工程で形成した
   露出部を通して基板と接する蓄積キャパシタの一方の電
   極を形成する第７の工程と、該第７の工程で形成した電
   極を通して基板とは導電型の異なる不純物を拡散させる
   第８の工程と、該電極を、穴内部で所望の高さに成型す
   る第９の工程と、該電極表面にキャパシタ絶縁膜を形成
   する第１０の工程と、蓄積キャパシタの他方の電極を形
   成し、かつ、この電極が露出する表面に、基板をエッチ
   ングする際のマスクとなる絶縁膜を形成する第１１の工
   程と、上記第１の工程で形成した第１絶縁膜のみを基板
   表面から除去し、さらに、単結晶基板を掘り下げて、該
   トレンチの周辺に円筒状の単結晶基板を作成する第１２
   の工程と、上記第５の工程で形成した絶縁膜のうち、第
   １２の工程で露出した部分のみを除去する第１３の工程
   と、上記第１１の工程で形成した電極と同じ種類の電極
   を堆積して、第１２の工程で作った円筒状の単結晶基板
   の一部と、電極とを接続し、かつ、堆積した電極のうち
   、接続に関与しない部分を除去する第１４の工程と、単
   結晶基板表面をさらに掘り下げて上記第５の工程で形成
   した絶縁膜を露出させる第１５の工程と、上記第２の工
   程で形成した第２絶縁膜とは種類の異なる絶縁膜を堆積
   して基板表面を平坦化する第１６の工程と、該第１６の
   工程で堆積させた絶縁膜のみを掘り下げて、上記第１２
   の工程で作った円筒状の単結晶基板の側壁の一部を露出
   させる第１７の工程と、この露出部分に接触するように
   ビット線の一部となる電極を埋め込み、さらに、上記第
   １６の工程で用いたものと同じ種類の絶縁膜で再び表面
   を平坦化する第１８の工程と、円筒状の単結晶基板の内
   部に存在する第１１の工程で形成した電極の一部を除去
   した後、円筒状の単結晶基板の内壁と露出した電極の表
   面に絶縁膜を形成する第１９の工程と、円筒状の単結晶
   基板の内部を再び電極で埋め戻して、その表面にさらに
   絶縁膜を形成する第２０の工程と、上記第１８の工程で
   堆積した絶縁膜のみを除去し、同様に上記第１８の工程
   で形成した電極の上に、この電極よりは抵抗の低い導電
   層を堆積してビット線とする第２１の工程と、ビット線
   となる電極を加工する第２２の工程と、絶縁膜で再び表
   面を平坦化したのち、その絶縁膜をエッチバックして、
   上記第２０の工程で堆積させた電極の表面を露出させ、
   さらに、ワード線となる配線層を形成する第２３の工程
   からなることを特徴とする、半導体記憶装置の製造方法
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