KR100796826B1 - 반도체 디바이스 제조 방법, 트렌치 게이트 전력 트랜지스터 및 메모리 디바이스 - Google Patents
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Abstract
본 발명은, 예를 들어 전력 트랜지스터 또는 메모리 디바이스와 같은 트렌치 게이트 반도체 디바이스의 제조에 관한 것으로, 이는 반도체 본체(10)의 표면(10a)에 제 1 윈도우(51a)를 가지는 제 1 마스크(51)를 형성하는 단계와, 제 1 윈도우(51a)내에 제 2 재료의 얇은 층을 제공하는 단계와, 곡선인 측벽을 가지는 제 3 재료의 중간 마스크(53A,53B)를 형성하는 단계와, 중간 마스크(53A,53B)를 이용하여 트렌치 게이트 트렌치(20)를 에칭하는 데에 이용되는 제 2 윈도우를 가지는 제 2 재료의 2개의 L자형 부분(52A,52D 및 52B,52E)을 형성하는 단계를 포함한다. 각각의 L자형 부분의 직각 기저부(52D,52E)는 트렌치(20)가 에칭동안 유지되도록 보장한다. 협소한 트렌치가 낮은 전압의 셀룰러 트렌치 게이트 전력 트랜지스터에서의 낮은 소정의 온저항 및 낮은 RC 지연에 대하여 장점을 가진다. 협소한 깊은 트렌치가 메모리 셀이 트렌치 게이트에 의해서 둘러싸이는 스위칭 트랜지스터 셀 및 동일한 트렌치의 하부에서의 저장 캐패시터를 가지는 DRAM 디바이스에서의 셀 밀도에 또한 바람직하다.
Description
본 발명은 각각의 트랜지스터 셀이 트렌치(trench) 내에 게이트 재료(gate material)를 가지며 반도체 본체 내로 연장하는 트렌치를 포함하는 트렌치 게이트(trench-gate)에 의해 둘러싸이고, 각각의 트랜지스터 셀이 트렌치 게이트에 인접한 채널 수용 영역(a channel-accommodating region)에 의해서 분리되는 소스 및 드레인 영역을 가지는, 다수의 트랜지스터 셀을 구비한 반도체 본체를 포함하는 타입의 트렌치 게이트 반도체 디바이스(a trench-gate semiconductor device)를 제조하는 방법에 관한 것이다. 본 발명은 또한 이러한 방법에 의해 제조되는 이러한 유형의 반도체 디바이스에 관한 것이다.
WO-A-99/54918(출원인 참조 문서 PHB34245)로부터 공지된 상기 규정된 타입의 트렌치 게이트 반도체 디바이스를 제조하는 방법에서, 상기 방법은
(a) 반도체 본체의 표면에 제 1 윈도우들- 각각의 제 1 윈도우는 나중에 형성될 상기 트렌치의 중간 지점 경로와 일치하는 중간 지점 경로를 가짐 -을 가지는 제 1 재료의 제 1 마스크를 형성하는 단계와,
(b) 반도체 본체 상에 제 2 윈도우- 각각의 제 2 윈도우는 제 1 윈도우 내의 제 1 마스크에 2개의 측벽 연장부를 제공함으로써 제 1 윈도우 내에 또한 제 1 윈도우 보다 작게 형성됨 -를 가지는 제 2 마스크를 형성하는 단계와,
(c) 제 2 윈도우에서 반도체 본체 내로 에칭함으로써 상기 트렌치를 형성하는 단계를 포함한다.
WO-A-99/54918의 공지된 방법에서, 상술한 단계 (a), (b) 및 (c)는 5㎛이하의 재현가능한 트랜지스터 셀 피치를 가능하게 하는 자기 정렬 프로세스에 따라 수직 전력 트랜지스터로서 반도체 디바이스를 제조하는 단계에 포함된다. 트렌치 게이트 트렌치의 폭은 논의되지 않지만, 이 공지된 방법에서는 각각의 제 2 윈도우를 형성하는 제 1 마스크에의 2개의 측벽 연장부는 각기 곡선인 측벽을 가진다. 트렌치의 에칭동안에, 이들 측벽 연장부의 폭은 곡선인 측벽 표면에 기인하여 감소될 것이다. 따라서, 제 2 윈도우, 따라서 트렌치는 트렌치 에칭동안에 폭이 넓어질 것이다.
발명의 개요
본 발명의 목적은 트렌치 게이트 반도체 디바이스 내에 협소한 트렌치를 생성하는 데 보다 나은 방법을 제공하는 것이다.
본 발명에 따르면, 청구의 범위의 청구항 제 1 항에 규정된 방법이 제공되는데, 이는 상기 규정된 것과 같은 단계 (a), (b) 및 (c)를 포함하는 방법이며, 상기 방법은
(d) 각각의 제 1 윈도우 내에 제 2 마스크가 형성될 제 2 재료의 연속층- 제 2 재료의 층은 제 1 마스크의 측벽상에 직립부(upright portions)와 반도체 본체의 표면상에 기저부를 가짐 -을 제공하는 단계와,
(e) 제 2 재료의 층의 직립부를 피복하고, 제 2 윈도우가 형성될 곳을 제외한 제 2 재료의 층의 기저부를 피복하는 제 3 재료의 중간 마스크를 각각의 제 1 윈도우 내에 형성하는 단계와,
(f) 각각의 제 1 윈도우 내의 중간 마스크를 이용하여 제 2 재료의 상기 층의 기저부를 에칭하고 제 2 윈도우를 형성하는 단계와,
(g) 중간 마스크를 제거하여 상기 제 2 재료의 한 쌍의 L자형 부분- 각각의 L자형 부분은 상부 표면이 반도체 본체 표면에 평행하고 측 표면은 반도체 본체 표면에 수직인 직사각 섹션 기저부를 가짐 -을 제 1 마스크에의 상기 2개의 측벽 연장부로서 각각의 제 1 윈도우 내에 남기고, 그런 다음 상기 트렌치를 형성하기 위하여 단계 (c)를 수행하는 단계에 의해서 특징 지워진다.
본 발명의 방법에서, 각각의 L자형 부분의 직사각 섹션 기저부는 트렌치 에칭동안에 제 2 윈도우의 폭이 상당히 넓어지지 않도록 보장한다. 트렌치는 균일하게 수직으로 에칭될 것이며, L자형 부분에 의해서 규정된 제 2 윈도우에 따라 에칭동안에 협소한 상태를 유지할 것이다.
JP-A-09134916은 제 2 윈도우가 트렌치 게이트 디바이스 트렌치의 에칭에 이용되지 않지만, 대신 리세스된 국부 산화 격리 영역(recessed local oxidation isolation regions)을 수용할 얕은 그루브(shallow groove)의 에칭에 이용된다는 점을 제외하면, 본 발명의 상기 기술된 공지된 단계 (a), (b) 및 (c)와 유사한 단계를 포함하는 반도체 디바이스를 제조하는 방법을 개시한다. 제 2 윈도우를 형성하기 위하여 제 1 마스크에 제공되는 측벽 연장부는 곡선인 측벽을 가지는 일부로서 이 문서의 한 실시예에 개시되며, 다른 실시예에서는 L자형 부분으로서 개시된다. 협소한 트렌치 게이트 디바이스 트렌치의 보다 나은 생산을 위하여 본 발명의 방법에서 이루어지는 이러한 측벽 연장부의 2가지 타입간의 선택은 이 문서 JP-A-09134916로부터는 얻어질 수 없다.
수직 전력 트랜지스터로서 반도체 디바이스를 제조하는 방법에 적합한 특징 및 메모리 디바이스로서 반도체 디바이스를 제조하는 방법에 적합한 특징을 포함하는 본 발명에 따른 방법의 바람직한 특징은 청구의 범위의 청구한 2 내지 청구항 15에 규정된다. 본 발명의 방법에 의해서 제조되는 트렌치 게이트 전력 트랜지스터 및 이러한 전력 트랜지스터의 바람직한 특징이 청구의 범위의 청구한 16 내지 청구항 19에 규정되어 있다. 본 발명의 방법에 의해서 제조되는 메모리 디바이스가 청구의 범위의 청구항 20에서 규정된다. 상기 언급된 바람직한 특징의 장점은 아래에 기술되는 실시에와 관련하여 논의된다.
이제, 첨부된 도면을 참조하여 본 발명의 실시예가 예로서 기술될 것이다.
도 1a 내지 도 1j는 본 발명에 따른 방법의 예에 의한 수직 트렌치 게이트 전력 트랜지스터의 제조에 있어서 연속적인 스테이지에서의 반도체 본체의 일부의 단면도로서, 이들 도면은 트렌치 게이트의 제조를 나타내며, 트렌치 게이트의 한 측 상의 트랜지스터 셀의 일부를 나타낸다.
도 2는 트렌치 게이트에 의해 둘러싸이는 2개의 트랜지스터 셀을 나타내고, 소스 및 드레인 전극을 나타내는 도 1j의 반도체 본체의 단면도로서, 도 2의 단면은 도 3의 라인 A-A에 따른 것이다.
도 3은 도 2에 도시된 반도체 본체의 트랜지스터 셀 영역의 일부의 평면도로서, 2차원적 반복 패턴으로 구성된 정방형 기하 트랜지스터 셀을 도식적으로 도시한다.
도 4는 본 발명에 따른 다른 예에서의 도 1j의 변형을 나타내는 반도체 본체의 단면도를 도시한다.
도 5a, 5b 및 5c는 각기 도 1j의 다른 변형을 나타내는 반도체 본체의 일부의 단면도로서 본 밞명에 따른 방법의 다른 예에서의 연속하는 스테이지를 나타낸다.
도 6a, 6b 및 6c는 각기 도 1j의 다른 변형을 나타내는 반도체 본체의 일부의 단면도로서 본 밞명에 따른 방법의 다른 예에서의 연속하는 스테이지를 나타낸다.
도 7은 본 발명에 따른 방법의 다른 예에 의해서 제조된 트렌치 게이트 반도체 메모리 디바이스의 메모리 셀을 나타내는 반도체 본체의 단면도이다.
모든 도면은 도식적이며, 실제 축적대로 나타나지 않았음에 주의하여야 한다. 도면의 일부의 상대적인 치수 및 비율은 도면의 명확성과 편의를 위하여 크기 가 과장되거나 감소되었다. 동일한 참조 부호는 전반적으로 상이한 제조 스테이지또는 변경된 상이한 실시예에서 상응하거나 유사한 특징부를 참조하는데 이용된다.
도 2는 다수의 트랜지스터 셀을 가지는 수직 트렌치 게이트 전력 트랜지스터의 예시적인 실시예를 도시하는 도면으로서, 각각의 트랜지스터 셀은 트렌치(20)내에 게이트 재료(11)를 포함하는 트렌치 게이트에 의해서 둘러싸이며, 또한, 각각의 트랜지스터 셀은 제 1 도전성 타입(본 예에서는 n 타입)의 소스 및 드레인 영역(13 및 14)을 가지며, 이는 반대의 제 2 도전성 타입(즉, 본 예에서 p 타입)의 채널 수용 영역(a channel-accommodating region)(15)에 의해서 격리된다. 디바이스의 온상태(on-state)에서 게이트(11)에 전압 신호를 인가하면, 영역(15)내에 도전 채널(12)을 유도하여 소스 및 드레인 영역(13 및 14)사이에 도전 채널(12)내의 전류 흐름을 제어한다.
소스 영역(13)은 디바이스 본체의 상부 주표면(10a)에서 소스 전극(23)에 의해 접촉한다. 영역(14)은 고도전성 기판 영역(14a)상의 고저항률(낮은 도핑)의 에피텍셜층(an epitaxial layer)에 의해서 형성된 드레인 드리프트 영역(a drain-drift region)일 수 있다. 이러한 기판 영역(14a)은 수직 MOSFET를 제공하기 위하여 영역(14)과 동일한 도전성 타입(본 예에서는 n 타입)일 수 있으며, 또는 수직 IGBT를 제공하기 위하여 반대의 도전성 타입(본 예에서는 p 타입)일 수 있다. 기판 영역(14a)은 디바이스 본체의 하부 주표면(10b)에서 MOSFET의 경우에는 드레인 전극으로 불리며, IGBT의 경우에는 애노드 전극(anode electrode)으로 불리는 전극(24)에 의해서 접촉된다.
도 2의 디바이스는, 도 1a 내지 1g의 개관으로,
(전형적으로 단결정 실리콘인) 반도체 본체(10)의 표면(10a)에 제 1 윈도우(51a)를 가지는 제 1 재료의 제 1 마스크(51)를 형성하는 단계(도 1a 참조)와,
각각의 제 1 윈도우 내에 제 2 마스크가 형성될 (바람직하게 실리콘 질화물인)제 2 재료의 연속층(52)- 제 2 재료의 층(52)은 제 1 마스크(51)의 측벽 상에 직립부(upright portions)(52A,52B)를 가지며, 반도체 본체의 표면(10a)상에 기저부(a base portion)(52c)를 가짐 -을 제공하는 단계(도 1b 참조)와,
제 2 재료의 층의 직립부(52A,52B)를 피복하며, 제 2 윈도우가 형성될 곳을 제외한 제 2 재료의 층의 기저부(52C)를 피복하는 제 3 재료의 중간 마스크(53A,53B)를 각각의 제 1 윈도우(51a)내에 형성하는 단계(도 1c 및 1d 참조)와,
각각의 제 1 윈도우(51a)내의 중간 마스크(53A,53B)를 이용하여 제 2 재료의 층의 기저부(52C)를 에칭하여 제 1 윈도우(51a)내에 제 1 윈도우(51a)보다 작은 제 2 윈도우(52a)를 형성하는 단계(도 1e 참조)와,
중간 마스크(53A,53B)를 제거하여, 각각의 제 1 윈도우(51a)내에 제 1 마스크(51)에의 2개의 측벽 연장부에 의해서 형성되는 제 2 마스크로서 각각의 제 1 윈도우(51a)내에 제 2 재료의 한 쌍의 L자형 쌍 부분(52A,52D 및 52B,52E)- 각각의 L자형 부분은 상부 표면이 반도체 본체 표면(10a)에 평행하고 측표면은 반도체 본체(10a)에 수직인 직사각 섹션 기저부(a rectangular section base portion)(52D,52E)를 구비함 -을 남기는 단계(도 1f 참조)와,
각각의 제 2 윈도우(52a)에서 반도체 본체(10)내로 에칭함으로써 트렌치(20)를 형성하는 단계(도 1g)를 포함하는 방법에 의해서 제조된다.
각각의 L자형 부분의 직사각 기저부(52D,52E)는 트렌치 에칭동안에 제 2 윈도우(52a)가 넓어지지 않도록 보장함으로써, 트렌치(20)는 에칭동안에 제 2 윈도우(52a)를 따라 협소한 상태로 유지될 것이다. 협소한 트렌치를 생성하는 데에 적합한 이러한 방법의 셀룰러식 트렌치 게이트 전력 트랜지스터(a cellular trench-gate power transistor)의 장점은 이후에 도 2 및 도 3을 참조하여 보다 상세히 설명되며, 여기서는 다음과 같이 요약된다. 즉, 각각의 주변의 트렌치 게이트내의 소정의 트랜지스터 셀 크기에 대하여, 보다 협소한 트렌치 게이트는 디바이스의 소정의 활성 영역 내에 보다 큰 트랜지스터 셀 밀도를 가능하게 한다. 소정의 트랜지스터 셀 피치에 대하여, 트렌치 게이트 폭을 협소하게 하면 게이트 드레인 캐패시턴스가 감소되어, RC 지연 시간을, 트렌치 게이트 폭을 협소하게 하지 않는 경우에 보다 작은 셀 피치에 의해서 획득될 수 있는 RC 지연 시간에 필적하는 값까지 감소시킨다. 또한, 예를 들어 정방형 셀 기하구조를 가지는, 트랜지스터 셀이 2차원 반복 패턴으로 구성되는 소정의 트랜지스터 셀 피치에 대하여, 트렌치 게이트 폭을 협소하게 하면 채널 수용 영역의 주변을 상당히 증가시킨다. 즉, 채널 폭을 증가시켜서 채널 저항을 감소시킨다. 채널 저항이 디바이스의 특정 온저항(on-resistance)의 주요 요인인 비교적 낮은 전압 수직 트렌치 게이트 전력 트랜지스터에 대하여, 소정의 트랜지스터 셀 피치에 대한 트렌치 게이트 폭을 협소하게 하면 디바이스의 특정 온저항을 상당히 감소시킬 수 있다.
도 2의 트랜지스터 셀의 제조에 있어서의 연속적인 스테이지가 이제 도 1a 내지 도 1j를 참조하여 기술될 것이다.
도 1a는 상부 표면(10a) 및 트랜지스터 셀의 채널 수용 영역을 형성하기에 적합한 상부 p 타입 영역(15)을 구비한 단결정 실리콘 반도체 본체(10)를 도시한다. 본 예에서 실리콘 이산화물인 제 1 재료의 제 1 마스크는, 예를 들면 플라즈마 강화 화학 기상 증착법와 같은 공지된 증착 기술을 이용하여 연속적인 두꺼운 층을 형성하고, 그런 다음 공지된 포토리소그래피 및 에칭 기술을 이용하여 이러한 층 내에 제 1 윈도우(51a)를 형성함으로써 표면(10a)에 형성된다. 각각의 제 1 윈도우(51a)는 나중에 형성될 트렌치의 중간 지점 경로(a mid-point path)와 일치하는 중간 지점 경로를 가진다. 전형적인 예에서, 층(51)은 0.5㎛의 두께를 가지며, 각각의 윈도우는 0.06㎛의 폭을 가진다.
트랜지스터 셀의 환상(annualr) 소스 영역에 적합한 n+ 도전정 타입의 영역(13a)은 (예를 들면, 인 또는 비소와 같은) 도우너 이온(donor ions)을 주입하고, 어닐링(annealing)하고, 그런 다음 확산시켜서, 각각의 영역(13a)이 마스크(51) 아래에 측면으로 윈도우(51a)의 마스킹 에지(masking edge)를 넘어 요구되는 거리까지 연장하도록 함으로써 반도체 본체(10)의 영역(15)의 상부에 형성된다.
도 1b에 도시된 바와 같이, 본 예에서는 실리콘 질화물인 제 2 재료의 연속하는 얇은 층(52)이 증착에 의해서 제 1 마스크(51)의 상부 상에, 그리고 윈도우(51a)의 형태와 일치하는 각각의 제 1 윈도우(51a)내에 형성된다. 층(52)은 제 1 마스크의 측벽 상에 직립부(52A,52B)를, 반도체 본체(10)의 표면(10a)상에 기저부(52C)를 가진다. 전형적인 예에서, 층(52)은 0.05㎛의 두께를 가진다.
도 1c에 도시된 바와 같이, 본 예에서는 단결정 실리콘(또는 비정질, 또는 다결정 실리콘 게르마늄)인 제 3 재료의 층(53)이 제 1 마스크(51) 상부의 실리콘 질화물의 층(52)상에, 그리고 제 1 윈도우(51a)내에 증착된다. 이러한 전형적인 예에서, 층(53)은 마스크(51)상에 0.1㎛ 내지 0.5㎛ 두께일 수 있다. 층(53)은 윈도우(51a)의 영역 내에 함몰부를 가지며 윤곽을 가지는 상부 표면을 가진다. 그런 다음, 도 1d에 도시된 바와 같이, 층(53)은 이방성으로 에칭되어 제 1 마스크(51)의 상부 상에 실리콘 질화물의 층(52)을 노출시키고, 각각의 제 1 윈도우(51a)내에 제 3 재료의 중간 마스크를 2개의 곡선 형태의 측벽부(53A,53B)로 남긴다. 측벽 부분(53A,53B)은 실리콘 질화물의 층의 직립부(52A,52B)를 피복하며, 제 2 윈도우가 형성될 곳을 제외한 실리콘 질화물의 층의 기저부(52C)를 피복한다. 전형적인 예에서, 측벽 부분(53A,53B)은 각기 자신의 기저부에서 0.125㎛의 폭을 가지며, 기저부(52C)의 피복되지 않은 폭은 0.25㎛이다.
도 1e에 도시된 바와 같이, 각각의 제 1 윈도우(51a)내의 중간 마스크(53A,53B)는 실리콘 질화물층의 기저부(52C)를 에칭하여 제 2 윈도우(52a)를 형성하는 데에 이용된다. 동시에, 실리콘 질화물층(52)이 제 1 마스크(51)의 상부로부터 제거된다. 그런 다음, 도 1f에 도시된 바와 같이, 중간 마스크(53A,53B)는 에칭에 의해서 제거되어, 각각의 제 1 윈도우(51a)내에 제 1 마스크에의 2개의 측벽 연장부로서 한 쌍의 실리콘 질화물의 L자형 부분을 남기며, 각각의 L자형 부분은 직립부(52A,52B)를 가지며, 상부 표면은 반도체 본체 표면(10a)에 평행하고 측면 표면은 반도체 본체 표면에 수직인 직사각 섹션 기저부(52D,52E)를 가진다. 제 1 마스크(51)에의 2개의 L자형 측벽 연장부는 반도체 본체(10)상에 제 2 마스크를 형성하여, 제 2 마스크 내의 각각의 제 1 윈도우(52a)가 제 1 윈도우(51a) 내에 또한 제 1 윈도우(51a)보다 더 작게 형성된다.
그런 다음, 도 1g에 도시된 바와 같이, 각각의 제 2 윈도우(52a)에서, 바람직하게 이방성 플라즈마 에칭을 이용하여 반도체 본체(10)내로 에칭함으로써 트렌치(20)가 형성된다. 트렌치(20)는 n+ 주입된 영역(13a)의 중심 영역을 제거하여 인접 트랜지스터 셀들을 위한 환상 소스 영역(annular source regions)(13)을 제공하며, 또한, 트렌치(20)는 p 타입 영역(15)을 통하여 연장하여 인접 트랜지스터 셀의 채널 수용 영역을 형성하며, 트렌치(20)는 트랜지스터 셀의 고저항율 n 타입 드레인 드리프트 영역(n-type drain-drift region)(14)의 기초부내로 연장한다. 각각의 L자형 실리콘 질화물 부분의 직각 기저부(52D,52E)는 트렌치 에칭동안에 제 2 윈도우(52a)가 넓어지지 않도록 보장하여, 트렌치(20)는 제 2 윈도우(52a)에 따른 에칭동안에 협소한 상태를 유지할 것이다. 전형적인 예에서, 트렌치(20)의 폭은 0.25㎛이며, 트렌치(20)의 깊이는 1.0㎛이다.
그런 다음, 도 1h에 도시된 바와 같이, 얇은 게이트 절연층(17)이 각각의 트렌치(20) 내에 형성된다. 이러한 절연층(17)은 증착에 의해서, 또는 실리콘 본체(10)의 건식 산화에 의해서, 또는 습식 산화물 성장에 의한 산화에 의해서 형성될 수 있는 실리콘 이산화물일 수 있다. 산화물층(17)이 낮은 온도에서 수증기내에서 성장되는 경우에, 산화물층은 채널 수용 영역(15)에서 보다 고농도로 도핑된 n+ 소스 영역(13)에서 빨리 성장한다. 소스 영역(13)을 피복하는 결과적인 보다 두꺼운 산화물(17)은 L자형 부분의 기저부(52D,52E) 아래에 양질의 산화물(17)을 보장하는 데에 장점을 가지며, 낮은 게이트 산화물(17) 브레이크다운을, 또는 최악의 경우에 소스 게이트 단락을 회피하는 것을 돕는다. 그런 다음, 도핑된 다결정 실리콘일 수 있는 실리콘 재료(11)가 절연층(17)상의 트렌치(20)내에 증착되며, 그런 다음 각각의 트렌치 게이트를 위한 게이트(11)와, 또한 실리콘 질화물 L자형 부분의 기저부(52D,52E)사이의 상부 부분를 제공하도록 될 때까지 에칭백(etching back)된다.
그런 다음, 도 1i에 도시된 바와 같이, 증착된 게이트 재료(11)의 상부 부분이 산화되어 각각의 게이트 위에 게이트 절연 오버레이어(a gate insulating overlayer)(18)를 제공한다. 이와 달리, 게이트 재료(11)가 먼저 트렌치(20)의 상부에 에칭백되고, 그런 다음 게이트 재료의 상부 부분이 산화되어 실리콘 질화물 L자형 부분의 기저부(52D,52E) 사이에 게이트 절연 오버레이어(18)를 성장시킨다. 본 예에서는 다결정 실리콘(또는 비정질, 또는 다결정 실리콘 게르마늄)인 제 4 재료(54)가 증착되고 평탄화되어 제 4 재료가 게이트 절연 오버레이어(18)위와, 실리콘 질화물 L자형 부분사이와, 각각의 제 1 윈도우 내에서 그 상부까지 제공된다.
그런 다음, 도 1j에 도시된 바와 같이, 제 1 마스크(51)가 에칭에 의해서 제거되어 각각의 쌍의 실리콘 질화물 L자형 부분 사이의 반도체 본체 표면(10a)을 노 출시킨다.
도 1j에 도시된, 실리콘 질화물 L자형 부분을 포함하는 구조물은 상기 기술된 예에서 주어진 조합과는 상이한 제 1, 제 3 및 제 4 재료(51, 53 및 54)의 조합을 이용하여 생성될 수 있다. 따라서, 예를 들면 제 1 재료(51)는 상기한 바와 같이 실리콘 이산화물일 수 있으며, 제 3 재료(53)는 상기한 바와 같이 다결정 실리콘(또는 비정질, 또는 다결정 실리콘 게르마늄)일 수 있으며, 대신에 제 4 재료(54)는 실리콘 질화물일 수 있다. 이와 달리, 예를 들어 제 1 재료(51)는 다결정 실리콘(또는 비정질, 또는 다결정 실리콘 게르마늄)일 수 있으며, 제 3 재료(53)는 실리콘 이산화물일 수 있으며, 제 4 재료(54)는 실리콘 질화물일 수 있다.
실리콘 질화물이 L자형 부분을 형성하는 데에 이용되는 제 2 재료용으로 바람직하다. 그 이유 중 하나는 실리콘 질화물층(52)은 도 1e에 설명된 단계에서 매우 선택적으로 에칭될 수 있어서 중간 마스크(53A,53B)와 제 1 마스크(51) 모두가 영향받지 않도록 남기면서 제 2 윈도우(52A)를 형성할 수 있다는 점이다. 마스크(51)가 실리콘 산화물인 경우에 이러한 단계를 위한 적절한 습식 에칭은 H3PO4 및 H2SO4의 혼합물이다. L자 부분을 형성하기 위하여 층(52)에 이용되는 제 2 재료는 그와 달리 실리콘 이산화물일 수 있다. 이 경우에, 예를 들어 제 1 마스크(51)를 위한 재료는 실리콘 질화물이고, 제 3 재료(53) 및 제 4 재료(54)는 다결정 실리콘(또는 비정질, 또는 다결정 실리콘 게르마늄)일 수 있다.
이제 도 2를 참조하면, 주변에 트렌치 게이트(11)가 둘러싸는 2개의 트랜지스터 셀이 도시되어 있다. 도 2에는 2.5개가 도시되어 있는 도 1j에 도시된 구조물을 형성한 후에, (예를 들면, 알루미늄과 같은) 전극 재료가 증착되어 소스 전극(23)을 제공한다. 소스 전극(23)은 L자형 부분(52A,52D 및 52B,52E)위로, 그리고 L자형 부분 사이의 제 4 재료 위로 연장하며, 소스 전극(23)은 각각의 트랜지스터 셀 내의 환상의 소스 영역(13)과, 그리고 각각의 트랜지스터 셀 내의 소스 영역(13) 내 및 그에 인접한 반도체 본체 표면(10a)에서 각각의 트랜지스터 셀 내의 채널 수용 영역(15)과 접촉한다.
이제 도 3을 참조하면, 도 3은 도 2에 도시된 반도체 본체의 일부의 평면도를 도시하며, 2차원 반복 패턴으로 구성된 정방형 기하구조의 트랜지스터 셀을 개략적으로 도시하되 도 2의 섹션이 도 3의 라인 A-A상에 위치한다. 도 3에 도시된 정사각형은 각 트랜지스터가 트렌치 게이트(11)에 의해서 둘러싸이는 트랜지스터 셀의 채널 수용 영역(15)의 주변을 나타낸다. 도 1g를 참조하여 상기 기술된 바와 같이, 본 발명에 따른 전형적인 예에서, 트렌치 게이트(11)의 폭을 결정하는 트렌치(20)의 폭은 0.25㎛이다. 이러한 전형적인 예에서, 도 2 및 도 3에 도시된 트랜지스터 셀은 2㎛의 셀 피치(a cell pitch)를 가진다. 도 3에서 점선으로 외곽선이 도시된 정사각형(151)은 2㎛의 동일한 셀 피치를 가지지만, 0.5㎛의 트렌치 폭을 가지는 트랜지스터 셀에 대한 채널 수용 영역의 주변을 나타낸다. 트랜지스터 셀이 오프 상태에서 특정한 소스 드레인 전압을 견디며, 이러한 특정한 전압이 약 50V까지의 범위를 가지는 비교적 저전압의 수직 트렌치 게이트 전력 트랜지스터에 대하여, 채널 저항은 디바이스의 특정한 온저항에 영향을 미치는 주된 요소가 된다. 도 3에 도시된 바와 같이, 소정의 트랜지스터 셀 피치에 대하여 트렌치 게이트 폭을 협소하게 하면, 채널 수용 영역의 주변이 상당히 증가하게 된다. 즉, 채널 폭을 증가시켜서 채널 저항을 감소시킨다. 셀 피치가 2㎛인 상기 주어진 전형적인 예에서, 0.25㎛의 트렌치 폭을 가지는 정방형 셀 디바이스는 0.5㎛의 트렌치 폭을 가지는 디바이스와 비교할 때에 10% 감소된 특정한 온 저항을 가진다. 더욱이, 1㎛ 내지 3㎛의 범위의 셀 피치를 가지는 유사한 디바이스에 대하여, 0.1㎛ 내지 0.4㎛의 범위의 폭을 가지는 트렌치는 0.5㎛의 트렌치 폭을 가지는 디바이스와 비교할 때에 20%까지의 특정한 온저항의 감소를 생성한다. 본 발명의 방법은 이러한 협소한 폭의 범위에서 트렌치를 생성하는 데에 잘 적용된다. 본 발명에 따라 제조된 수직 트렌치 게이트 전력 트랜지스터의 트렌치에 대하여 종횡비 4 또는 그 보다 큰 종횡비(an aspect ratio)를 의도하는데, 이는 주어진 트렌치 폭의 범위에 대해서 0.5㎛ 내지 3㎛의 범위의 깊이를 가지는 트렌치에 상응할 것이다.
소정의 트랜지스터 셀 피치에 대하여, 트렌치 게이트 폭을 협소하게 하면, 게이트 드레인 캐패시턴스를 감소시켜서 RC 지연 시간을, 보다 작은 셀 피치에서 획득될 수 있는 RC 지연 시간에 필적하는 값까지 감소시킨다는 알게 되었다. 따라서, 상기 언급된 0.1㎛ 내지 0.4㎛의 범위의 트렌치 폭은 상기 언급된 0.1㎛ 내지 0.4㎛의 범위의 셀 피치과, 다른 방법으로는 약 0.5㎛정도의 셀 피치의 감소에 의해서만 획득될 수 있는 것과 거의 동일한 RC 지연 시간을 가지는 트랜지스터 셀을 제공한다.
도 2는 트랜지스터 셀을 통한 단면도일 수 있으며, 각각의 트랜지스터 셀은환상 소스 영역을 가지고, 각각의 셀은 트렌치 게이트에 의해서 둘러싸이며, 트랜지스터 셀은 공지된 셀 기하구조 및 도 3에 도시된 것과는 상이한 셀 레이아웃(cell layout)을 가진다. 한 예에서, 트랜지스터 셀은 6각형의 형태를 가지며, 꽉 채워진 2차원 반복 패턴으로 구성될 수 있다. 이러한 예에서, 트렌치 폭과 셀 피치에 관한 정방형 셀 및 특정한 온저항과 RC 지연 시간에 관한 효과에 대하여 상기 논의된 바가 동일하게 적용된다. 다른 예에서, 트랜지스터 셀은 연장된 스트립 형태(an elongate stripe shape)를 가질 수 있으며, 각각의 스트립 셀은 디바이스의 전체 활성 영역 너머로 연장하며, 1차원 반복 패턴으로 구성된다. 각각의 셀의 길이가 그 폭보다 훨씬 큰 이러한 예에서, 소정의 트랜지스터 셀 피치에 대하여 트렌치 게이트 폭을 협소하게 하더라도 셀의 채널 수용 영역의 주변을 상당히 증가시키지 않을 것이며, 따라서 디바이스의 특정한 온저항을 감소시키지 않을 것이다. 그러나, 이러한 연장된 스트립 형태의 셀 예에서, 트렌치 게이트 폭을 협소하게 하면, 게이트 드레인 캐패시턴스를 여전히 감소시킬 것이며, 바람직하게 디바이스의 RC 지연 시간을 감소시킬 것이다.
상술한 바와 같이 정사각형, 6각형 또는 연장된 스트립 형태 기하구조일 수 있는 트랜지스터 셀을 가지는 수직 트렌치 게이트 전력 트랜지스터는 전형적으로 소스 전극(23)과 드레인 전극(24) 사이에 수백 개의 병렬 셀들을 포함한다. 디바이스의 활성 셀룰러 영역(active cellular area)은 다양한 공지된 주변 종결 구조(peripheral termination scheme)에 의해서 반도체 본체(10)의 주변에 둘러싸일 수 있다. 상술한 모든 셀 기하구조에서, 각각의 주변의 트렌치 게이트내의 소정의 트랜지스터 셀 크기에 대하여, 보다 협소한 트렌치 게이트는 보다 큰 수의 트랜지스터 셀이 디바이스의 소정의 활성 영역 내에 수용되는 것을 가능하게 하며 결과적으로 디바이스의 특정한 온저항이 감소된다.
이제 도 4를 참조하면, 도 4는 도 1a 내지 도 1j를 참조하여 기술된 방법으로부터 트랜지스터 셀 환상 소스 영역(13)을 제공하는 방식에 대해 변형된 방법에 의해서 생성된 도 1j의 구조의 변형을 도시한다. 도 1a에 도시된 바와 같이 제 1 마스크(51)를 이용하여 n+ 영역(13a)을 제공하는 대신에, 반도체 본체에는 제 1 마스크(51)를 형성하기 전에 환상 소스 영역에 적합한 n+ 타입 도전성의 상부층(13b)이 제공된다. 층(13b)은 p 타입 도전성 영역(15) 상부에의 에피텍셜 성장 또는 영역(15)에의 주입에 의해서 제공될 수 있다. 도 1j를 참조하여 상기 기술된 방식으로 제 1 마스크(51)를 제공한 후에, 상부층(13b)은 L자형 부분(52a,52D 및52B,52E) 및 제 4 재료(54)를 에칭제 마스크(an etchant mask)로 이용하여 에칭되어 L자형 부분에 의해서 규정되는 측방향 연장부를 가지는 환상 소스 영역(13)을 제공한다. 그런 다음, 소스 전극이 제공되며, 소스 전극은 L자형 부분 및 L자형 부분 사이의 제 4 재료 위에 연장하고, 소스 전극은 도 2를 참조하여 기술된 것과 동일한 방식으로 환상 소스 영역 및 인접한 소스 영역 내의 도 4에서 참조번호(10c)로 나타난 반도체 본체 표면과 접촉한다.
이제 도 5a, 5b 및 5c를 참조하면, 트랜지스터 셀 환상 소스 영역을 제공하는 방식에 대한 본 발명에 따른 방법의 다른 변형이 도시되어 있다. 상부 p 타입 영역(15)내에의 주입을 위하여, 도 1a에 도시된 바와 같이 제 1 마스크를 이용하여 n+ 영역(13a)을 제공하는 대신에, 상부 표면(10a)에 연장하는 드레인 드리프트 n 영역(14)을 가지는 반도체 본체(10)에 스테이지 1a 내지 1j가 수행된다.
도 5a에 도시된 바와 같이, 도펀트 이온 주입의 2개의 스테이지 이후에 어닐링 및 반도체 본체(10) 내로의 확산이 수행된다. 제 1 스테이지에서, 트랜지스터 셀의 채널 수용 본체 영역에 적절한 트렌치 게이트(20,17,11)에 인접하여 p 타입 영역(15)이 적절한 깊이까지 형성되며, 이때 적절한 수용 도펀트는 붕소이다. 제 2 스테이지에서, 트랜지스터 셀의 환상 소스 영역에 적절한 n+ 도전성 타입의 영역(13c)이 반도체 본체(10)의 상부 부분 내에 형성되며, 이때 적절한 기증 도펀트는 인 또는 비소이다. 영역(13c)은 각각의 쌍의 실리콘 질화물 L자형 부분(52A,52D 및 52B,52E) 사이에 노출된다. 실리콘 이산화물의 얇은 층(도시되지 않음)이 주입 단계 전에 반도체 본체 표면(10a)상에 성장될 수 있으며, 그런 다음 나중의 단계에서 제거된다.
그런 다음, 실리콘 이산화물이 증착되며, 다결정 실리콘 충진제(54), 실리콘 질화물 직립부(52A,52B) 및 반도체 본체 상부 표면(10a)위에 윤곽을 이루는 상부 표면(도시되지 않음)을 가진다. 그런 다음, 이러한 윤곽을 이루는 실리콘 이산화물층은 이방성 에칭되어 도 5b에 도시된 바와 같이 스페이서(64)를 형성한다. 각각의 실리콘 이산화물 스페이서(64)는 실리콘 질화물의 직립부(52A,52B)의 외부 표면과 수평 기저부 표면(64B) 및 수직 및 수평 표면(64A 및 64B)사이에 곡선을 가지는 측벽에 정렬된 수직 표면(64A)을 가진다.
그런 다음, 도 5b에 도시된 바와 같이, 환상 소스 영역(13)이 스페이서(64) 를 마스크로 이용하여 n+ 영역(13c)을 에칭함으로써 형성되며, 트렌치 게이트(20,17,11)로부터의 소스 영역(13)의 측방향 연장부는 스페이서의 기저부 표면(64B)의 측방향 연장부에 의해서 결정된다. 에칭하여 소스 영역(13)을 형성하면, 이들 소스 영역(13) 및 인접하는 본체 영역의 상부 표면의 수직 측표면(13A)을 노출시키게 된다. 이러한 에칭 스테이지는 다결정 충진제(54) 또한 부분적으로 에칭하여 각각의 쌍의 L자형 부분(52A,52D 및 52B,52E)내에 감소된 높이의 충진제(54A)을 형성한다.
그런 다음, 도 5c에 도시된 바와 같이, 실리콘 이산화물 스페이서(64)가 에칭백되어 감소된 스페이서(64')를 형성하여 소스 영역(13)의 상부 표면(13B)을 노출시키며, 그런 다음, 실리콘 질화물 직립부(52A,52B)가 에칭백되어 감소된 높이의 충진제(54A)를 가지는 평탄화된 표면을 형성한다. 그런 다음, 소스 전극이 제공되며, 소스 전극은 감소된 충진제(54A)와 감소된 직립부(52A,52B)와 감소된 스페이서(64')위로 연장하고, 소스 전극은 각각의 트랜지스터내의 노출된 측 표면(13A)과 환상 소스 영역(13)의 노출된 상부 표면(13B) 및 각각의 트랜지스터 셀내의 소스 영역(13)에 인접하고, 그 내부에 존재하는 채널 수용 본체 영역(15)과 접촉한다.
이제 도 6a, 6b 및 6c를 참조하면, 트랜지스터 셀 환상 소스 영역을 제공하는 것에 관한 본 발명에 따른 방법의 다른 변형이 도시되어 있다. 다시 말하면, 도 1a에 도시된 바와 같이 상부 p 타입 영역(15) 내의 주입을 위하여 제 1 마스크(51)를 이용하여 n+ 영역(13a)을 제공하는 대신에, 도 1a 내지 1j의 스테이지는 상부 표면(10a)으로 연장하는 드레인 드리프트 n 영역(14)을 가지는 반도체 본체를 가지고 수행된다. 도 6a는 도 5a를 참조하여 상기 기술된 것과 동일한 방식으로 p 타입 영역(15) 및 n+ 도전성 타입 영역(13c)을 형성하기 위한 도펀트 주입 및 확산의 2개의 스테이지를 도시한다. 그러나, 도 1h 및 도 1j를 참조하여 상기 기술된 바에 해당하는 스테이지의 변형에 의하여 도 6a의 스테이지를 위한 개시 구조가 도 5a에 도시된 개시 구조에 관하여 변형된다. 도 1h에 해당하는 스테이지에서, 게이트 재료(11)가 반도체 본체(10)의 표면 레벨(10a)까지 평탄화되며, 도 1i에 해당하는 스테이지에서, 제 4 재료(54)가 L자형 부분의 기저부(52D,52E) 사이의 표면 레벨(10a)까지 증착된다. 따라서, 도 6a의 스테이지에 대한 개시 구조에서, 게이트 절연층(도 5a에서 층(18)으로 도시됨)이 존재하지 않는다.
이제 도 6b를 참조하면, 도 6a에 도시된 충진제(54)가 에칭에 의해서 제거되어 실리콘 질화물 L자형 부분(52A,52D)과 L자형 부분(52B,52E) 사이에 공간을 남긴다. 그런 다음, 증착된 실리콘 이산화물의 층은 게이트 재료(11)와 L자형 부분(52A,52D 및 52B,52E)과 반도체 본체 상부 표면(10a)위에 윤곽을 이루는 상부 표면(도시되지 않음)을 가질 것이다. 이러한 윤곽을 이루는 실리콘 이산화물층의 이방성 에칭은 스페이서(64)를 형성하며, 동시에 도 6b에 도시된 바와 같이 직립부(52A,52B)의 내부 표면에 대하여 추가적인 스페이서(65)를 형성하며, 이들 추가적인 실리콘 이산화물 절연 재료의 스페이서(65)는 실리콘 질화물 기저부(52D,52E) 및 게이트 재료(11)를 병합하고 피복한다. 소스 영역(13)을 형성한 후에 스페이서(64)가 감소된 경우에, 도 6c에 도시된 바와 같이 추가적인 스페이서(65)가 또한 감소되어 게이트(11)의 상부 상에 게이트 절연 오버레이어(65')가 남게된다.
도 5a 내지 도 5c 및 도 6a 내지 6c를 참조하여 상기 기술된 예에서, L자형 부분의 직립부(52A,52B)는 소스 영역(13)을 형성하는 데에 이용되는 스페이서(64)를 위한 잘 규정된 단계를 제공한다. 더욱이, L자형 부분(52A,52D 및 52B,52E)은 단일 마스크(51)로부터 시작하는 2 스테이지 자기 정렬 프로세스(a two-stage self-aligned process)의 매 단계에서 필수적인 역할을 하며, 제 1 스테이지에서는기저부(52D,52E)을 이용하여 협소한 트렌치(20)를 형성하고, 제 2 스테이지에서는직립부(52A,52B)를 이용하여 소스 영역을 형성한다.
도 5a 내지 5c 및 도 6a 내지 6c를 참조하여 상기 기술된 예의 가능한 변형 및 변경은 다음과 같다. 스페이서(64)는 소스 영역(13)을 형성하기 위하여 상부 n+ 영역(13c)을 에칭하기 위한 마스크로 이용되었다. 스페이서(64)는 상이하게 이용되어 소스 영역을 형성할 수 있다. 따라서, 스페이서(64)는, 예를 들면 n 타입 인 또는 비소 도펀트를 가지는 다결정 실리콘과 같은 도핑된 재료일 수 있으며, 소스 영역(13)은 이러한 도펀트를 스페이서(64)로부터 상부 p 타입 본체 영역(15)으로 확산시킴으로써 형성될 수 있다. 다른 가능성은 스페이서(64)가 그 자체가 소스 영역(13)을 형성할 수 있다는 것이며, 이 경우 스페이서는 도핑된 실리콘 또는 금속 중 하나이다.
상기 기술된 전력 트랜지스터 및 그 제조 방법의 변형 및 변경은 본 발명의 범위 내에서 아래 기술되는 바를 포함한다.
p 타입 도전성 채널 수용 영역에 의해서 격리되는 n 타입 도전성 소스 및 드레인 영역을 대신하여, 소스 및 드레인 영역은 n 타입인 채널 수용 영역을 가지는 p 타입일 수 있다.
통상적인 디바이스 타입에서 소스 및 드레인 영역에의 반대되는 도전성 타입인 채널 수용 영역을 대신하여, 온상태(on-state)에서 트렌치 게이트에 의해서 유도된 도전성 채널이 전하 캐리어 누적에 의해서 형성되는 누적 모드 디바이스에서 채널 수용 영역은 소스 및 드레인 영역과 동일한 도전성 타입일 수 있다. 적어도 몇몇 트랜지스터 셀은 소스 및 드레인 영역에 반대되는 도전성 타입의 국부화된 영역을 가질 수 있으며, 국부화된 영역은 드레인 영역으로 반도체 본체 내로 연장하며, 채널 수용 영역에 의해서 트렌치 게이트(trench-gate)로부터 격리된다. 통상적인 타입의 디바이스에서, 국부화된 영역은 자신의 고유 기생 바이폴라 트랜지스터(in-built parasitic bipolar transistor)의 턴온(turn on)에 대하여 셀을 보호한다.
도전성 트렌치 게이트가 트렌치 내의 게이트 절연층에 의해서 각각의 셀내의 채널 수용 영역에 용량성으로 결합되는 대신에, 게이트 절연 층이 존재하지 않으며, 트렌치 게이트가 채널 수용 영역으로 스타키 장벽(a Schottky barrier)을 형성하는 금속인, 소위 스타키 게이트 기술(Schottky gate technologies)이 대안적으로 이용될 수 있다. 도 1 내지 도 6은 (드레인 트리프트 영역(14)으로부터 게이트(11)를 절연시키는)트렌치(20)의 하부와 (게이트 유전체를 형성하는)트렌치(20)의 측벽에서 동일한 두께의 절연체가 도시된 절연 게이트 전력 트랜지스터의 제조를 도시한다. 그러나, 다양한 공지된 방식으로, 트랜치의 하부에서 제공된 절연체는 게이트 유전체보다 두꺼울 수 있다. 트렌치 게이트 전력 트랜지스터를 가지는 이러한 보다 두꺼운 하부 절연체를 채택하는 장점은 배타적이지는 않지만 특히 절연 게이트 트렌치(20)가 고농도로 도핑된 드레인 영역(14a)내에 연장하는 전력 트랜지스터 구조물에 알려져 있다. 이러한 변형은 본 발명에 따른 제조 프로세스 및 디바이스에서 이루어질 수 있다.
이제 도 7을 참조하면, 본 발명의 상이한 이용이 나타나 있다. 도 7은 메모리 셀을 포함하는 반도체 본체의 단면도이며, 이는 동적 랜덤 액세스 메모리 디바이스내의 다수의 이러한 메모리 셀 중 하나이다. 메모리 셀은 스위칭 트랜지스터로서 트렌치 게이트에 의해서 둘러싸이는 트랜지스터 셀과 트렌치 저장 캐패시터를 포함한다. 트렌치 게이트는 트렌치(20) 내에 게이트 재료(11)를 가지는 반도체 본체 내로 연장하는 트렌치(20)를 포함한다. 스위칭 트랜지스터 셀은 트렌치 게이트(11)에 인접한 p 타입 채널 수용 영역(45)에 의해서 격리되는 n 타입 드레인 영역(44) 및 n 타입 소스 영역(43)을 가진다. 트렌치 게이트(11)는 메모리 워드 라인(a memory word line)을 형성하며, 반도체 본체의 상부 표면에서 트랜지스터 드레인(44)과 접촉하는 전극(42)은 메모리 비트 라인을 형성한다.
이러한 메모리 셀의 트렌치(20)는 도 1a 내지 도 1g를 참조하여 상술한 방법에 의해서 도달된 2개의 L자형 부분(52A,52D 및 52B,52E)에 의해서 형성되는 마스크 내의 윈도우를 통하여 에칭에 의해서 제공된다. 트렌치(20)는 전형적으로 약 3㎛의 깊이를 가질 수 있다. 트렌치(20) 내의 절연층은 트렌치 게이트 스위칭 트랜지스터를 위한 게이트 절연층(17) 및 트렌치 저장 캐패시터를 위한 캐패시터 유전체(171)를 제공한다.
도핑된 다결정 실리콘일 수 있는 캐패시터 전극(111)이 트렌치(20)의 하부에서 저장 캐패시터에 제공된다. 그런 다음, 수직 LOCOS 프로세스에 의해서 형성될 수 있는 캐패시터 절연층(19)이 트렌치(20) 내에서 캐패시터 전극(111)위에 제공된다. 그런 다음, 스위칭 트랜지스터 트렌치 게이트를 위한 게이트 재료(11)가 캐패시터 절연층(19) 위의 트렌치(20)의 상부에 제공된다.
그런 다음, 게이트 절연 오버레이어(18) 및 L자형 부분 사이의 재료(54)가 제공되며, 드레인 영역(44)의 상부 표면이 도 1h 내지 도 1k를 참조하여 상기 기술된 바와 동일한 방법의 단계에 의해서 노출되며, 그런 다음 비트 라인 전극(bit line electrode)(42)이 증착되어 트랜지스터 드레인 영역(44)과 접촉한다. 본 발명의 방법은 저장 캐패시터를 조절하는 데에 깊은 트렌치 및 양호한 셀 밀도를 위해 협소한 트렌치를 제공하는 데 장점을 가진다.
Claims (20)
- 다수의 트랜지스터 셀(transistor cell)- 상기 각각의 트랜지스터 셀은 트렌치(trench)내에 게이트 재료(gate material)를 가지며 반도체 본체 내로 연장하는 트렌치를 포함하는 트렌치 게이트(trench-gate)에 의해서 둘러싸이고, 상기 트렌치 게이트에 인접하는 채널 수용 영역(a channel-accommodating region)에 의해서 격리되는 소스 및 드레인 영역을 가짐 -을 구비한 반도체 본체를 포함하는 트렌치 게이트 반도체 디바이스를 제조하는 방법에 있어서,(a) 제 1 윈도우- 상기 각각의 제 1 윈도우는 나중에 형성될 상기 트렌치의 중간 지점 경로와 일치하는 중간 지점 경로를 가짐 -를 가지는 제 1 재료의 제 1 마스크를 상기 반도체 본체의 표면에 형성하는 단계와,(b) 제 2 윈도우- 상기 각각의 제 2 윈도우는 상기 제 1 윈도우 내에 상기 제 1 마스크에의 2개의 측벽 연장부를 제공함으로써 상기 제 1 윈도우 내에서 상기 제 1 윈도우 보다 작도록 형성됨 -를 가지는 제 2 마스크를 상기 반도체 본체 상에 형성하는 단계와,(c) 상기 제 2 윈도우에서 상기 반도체 본체 내로 에칭함으로써 상기 트렌치를 형성하는 단계를 포함하며,(d) 각각의 제 1 윈도우 내에 상기 제 2 마스크가 형성될 제 2 재료의 연속층- 상기 제 2 재료의 층은 상기 제 1 마스크의 측벽 상의 직립부(upright portions)와 상기 반도체 본체의 표면상에 기저부(a base portion)를 가짐 -을 제공하는 단계와,(e) 상기 제 2 재료의 층의 상기 직립부를 피복하고, 상기 제 2 윈도우가 형성될 곳을 제외한 상기 제 2 재료의 층의 상기 기저부를 피복하는 제 3 재료의 중간 마스크를 각각의 제 1 윈도우 내에 형성하는 단계와,(f) 각각의 제 1 윈도우 내의 상기 중간 마스크를 이용하여 상기 제 2 재료의 기저부를 에칭하여 상기 제 2 윈도우를 형성하는 단계와,(g) 상기 중간 마스크를 제거하여 각각의 제 1 윈도우 내에 상기 제 1 마스크에의 상기 2개의 측벽 연장부로서 한 쌍의 L자형 부분- 각각의 L자형 부분은 상기 반도체 본체 표면에 수직인 직사각 섹션 기저부(a rectangular section base portion)를 가짐 -을 남기며, 그런 다음 단계 (c)를 수행하여 상기 트렌치를 형성하는 단계를 특징으로 하는반도체 디바이스 제조 방법.
- 제 1 항에 있어서,단계 (d)에서 상기 제 2 재료의 연속층이 상기 제 1 마스크의 상부에 또한 제공되며, 단계 (e)에서 상기 제 3 재료가 상기 제 1 마스크의 상부 및 제 1 윈도우 내의 제 2 재료의 층상에 증착되고, 그런 다음 상기 증착된 제 3 재료가 에칭백(etching back)되어 상기 제 1 마스크 상부의 상기 제 2 재료의 층을 노출시키며, 상기 중간 마스크를 각각의 제 1 윈도우 내에 2개의 곡선인 측벽 부분으로 남겨두고, 단계 (f)에서 제 2 재료의 층이 상기 제 1 마스크의 상부로부터 또한 제거되는반도체 디바이스 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 방법은 각각의 트렌치 내에 절연층을 제공하는 단계와, 각각의 트렌치 내에서 상기 절연층 상에 상기 게이트 재료를 증착하여 각각의 트렌치 게이트에 대하여 게이트를 형성하는 단계와, 상기 각각의 게이트 위에 게이트 절연 오버레이어를 제공하는 단계를 더 포함하는반도체 디바이스 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 반도체 본체는 단결정 실리콘이며, 상기 제 1 재료는 실리콘 이산화물이고, 상기 제 2 재료는 실리콘 질화물인반도체 디바이스 제조 방법.
- 제 1 항에 있어서,(h) 상기 각각의 제 1 윈도우 내의 상기 L자형 부분 사이에, 상기 제 1 윈도우의 상부까지 제 4 재료를 제공하는 단계와,(i) 상기 제 1 마스크를 제거하여 각각의 L자형 부분의 쌍 사이에 상기 반도체 본체 표면을 노출시키는 단계를 더 포함하는반도체 디바이스 제조 방법.
- 제 5 항에 있어서,상기 반도체 디바이스는 수직 전력 트랜지스터이며, 각각의 트랜지스터 셀은 상기 트렌치 게이트의 상부 부분에 인접한 환상 소스 영역(an annular source region)을 가지는반도체 디바이스 제조 방법.
- 제 6 항에 있어서,상기 환상 소스 영역에 적합한 도전성 타입의 영역이 단계 (d) 전에 상기 제 1 윈도우를 통한 도펀트 주입에 의해서 상기 반도체 본체의 상부 부분 내에 형성되고, 단계 (c)에서 상기 트렌치를 형성하는 것이 상기 주입된 영역의 중심 부분을 제거하여 상기 환상 소스 영역을 제공하며, 단계 (i)후에 소스 전극이 제공되고, 상기 소스 전극은 상기 L자형 부분 및 상기 L자형 부분 사이의 상기 제 4 재료 위로 연장하며, 상기 소스 전극은 상기 환상 소스 영역 및 상기 환상 소스 영역 내에서 상기 환상 소스 영역에 인접한 상기 반도체 본체와 접촉하는반도체 디바이스 제조 방법.
- 제 6 항에 있어서,단계 (a)에서 상기 제 1 마스크를 형성하기 전에 상기 환상 소스 영역에 적합한 도전성 타입의 상부층이 상기 반도체 본체에 제공되며, 상기 반도체 본체의 상부층은 단계 (i)후에 상기 L자형 부분 및 상기 제 4 재료를 에칭제 마스크(an etchant mask)로 이용하여 에칭되어 상기 L자형 부분에 의해서 규정되는 측방향 범위를 가지는 상기 환상 소스 영역을 제공하고, 상기 환상 소스 영역을 제공한 후에 소스 전극이 제공되며, 상기 소스 전극은 상기 L자형 부분 및 상기 L자형 부분사이의 상기 제 4 재료 위로 연장하고, 상기 소스 전극은 상기 환상 소스 영역 및 상기 환상 소스 영역 내에서 상기 환상 소스 영역에 인접한 상기 반도체 본체 표면과 접촉하는반도체 디바이스 제조 방법.
- 제 6 항에 있어서,단계 (i)후에 스페이서가 형성되고, 각 스페이서는 상기 제 2 재료의 직립부의 바깥 표면과 정렬된 수직 표면과 상기 반도체 본체의 표면상 상의 수평 기저부 표면을 가지며, 상기 스페이서는 상기 환상 소스 영역을 형성하는 데에 이용되며 상기 트렌치-게이트로부터의 상기 환상 소스 영역의 측면 범위는 상기 스페이서의 기저부 표면의 측면 범위에 의해 결정되고, 상기 환상 소스 영역 및 상기 환상 소스 영역내에서 상기 환상 소스 영역과 인접한 상기 반도체 본체 표면과 접촉하는 소스 전극이 제공되는반도체 디바이스 제조 방법.
- 제 9 항에 있어서,상기 환상 소스 영역에 적합한 하나의 도전성 타입의 영역이, 상기 반도체 본체의 상부 부분에 제공되며 단계 (i)후에, 그리고 상기 스페이서를 형성하기 전에 각각의 L자형 부분의 쌍 사이에 노출되며, 상기 환상 소스 영역이 상기 스페이서를 마스크로 이용하여 상기 하나의 도전성 타입의 영역을 에칭함으로써 형성되는반도체 디바이스 제조 방법.
- 제 10 항에 있어서,상기 환상 소스 영역을 형성하기 위한 에칭 단계는 상기 환상 소스 영역의 측표면을 노출시키고, 그런 다음 상기 스페이서가 에칭되어 상기 환상 소스 영역의 상부 표면을 노출시키고, 이로 인하여 상기 소스 전극이 상기 환상 소스 영역 측표면 및 상기 환상 소스 영역의 노출된 상부 표면과 접촉하는반도체 디바이스 제조 방법.
- 제 10 항 또는 제 11 항에 있어서,상기 하나의 도전성 타입의 영역이 상기 제 1 마스크를 제거한 이후에 도펀트 주입 및 확산에 의해서 형성되는반도체 디바이스 제조 방법.
- 제 10 항 또는 제 11 항에 있어서,게이트 절연 오버레이어(a gate insulating overlayer)가 단계 (h)에서 상기 L자형 부분 사이에 상기 제 4 재료를 제공하기 전에 상기 각각의 트렌치 게이트의 게이트 재료 상에 제공되며, 상기 스페이서가 형성되고 상기 환상 소스 영역이 에칭에 의해서 형성되는 경우에 상기 제 4 재료가 제공되는반도체 디바이스 제조 방법.
- 제 10 항 또는 제 11 항에 있어서,단계 (i) 후에, 그리고 상기 스페이스를 형성하기 전에 상기 L자형 부분사이의 상기 제 4 재료가 제거되고, 상기 스페이서는 절연 재료이며, 상기 스페이서가 상기 제 2 재료의 직립부의 외부 표면에 정렬되는 각각의 상기 스페이서 수직 표면을 가지며 형성되는 동시에 추가적인 스페이서가 상기 직립부의 내부 표면에 대해 형성되고, 이들 추가적인 스페이서는 병합되어 게이트 절연 오버레이어를 제공하는반도체 디바이스 제조 방법.
- 제 1 항, 제 2 항 및 제 5 항 중 어느 한 항에 있어서,상기 반도체 디바이스는 다수의 메모리 셀을 가지는 메모리 디바이스이며, 각각의 메모리 셀은 상기 트랜지스터 셀을 스위칭 트랜지스터로서 포함하고, 또한 트렌치 저장 캐패시터를 포함하며, 상기 방법은 각각의 트랜치의 하부에 상기 저장 캐패시터용 캐패시터 전극을 제공하는 단계와, 상기 캐패시터 전극 위의 각각의 트렌치 내에 캐패시터 절연층을 제공하는 단계와, 상기 캐패시터 절연층위의 각각의 트렌치의 상부내의 상기 스위칭 트랜지스터 트렌치 게이트에 상기 게이트 재료를 제공하는 단계를 포함하는반도체 디바이스 제조 방법.
- 청구항 제 6 항의 방법에 의해서 제조되는 트렌치 게이트 전력 트랜지스터.
- 제 16 항에 있어서,상기 트랜지스터 셀은 1㎛ 내지 3㎛의 범위의 피치(pitch)를 가지며, 상기 트렌치는 0.1㎛ 내지 0.4㎛의 범위의 폭을 가지고, 상기 트렌치는 0.5㎛ 내지 3㎛의 깊이를 가지는트렌치 게이트 전력 트랜지스터.
- 제 16 항 또는 제 17 항에 있어서,상기 트랜지스터 셀은 오프 상태(off-condition)에서 소정의 소스-드레인 전압을 견디며, 상기 소정의 전압은 50V까지의 범위인트렌치 게이트 전력 트랜지스터.
- 제 18 항에 있어서,상기 트랜지스터 셀은 2 차원 반복 패턴으로 구성되는 트렌치 게이트 전력 트랜지스터.
- 제 15 항의 방법에 의해서 제조되는 메모리 디바이스.
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