CN112349720B - 半导体存储装置 - Google Patents
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Abstract
本发明公开了一种半导体存储装置，包含一基底、多个有源区、多个第一导线以及至少一第一插塞。有源区相互平行地沿着第一方向延伸，第一导线横跨有源区，其中，各该第一导线具有相对的第一端与第二端。该第一插塞设置在该第一导线的该第一端上，电连接该第一导线，其中，该第一插塞整体包覆该第一导线的该第一端，并直接接触该第一端的顶面、侧壁以及端面。如此，可增加该插塞与第一导线之间的接触面积，降低该插塞的接触电阻，进而提高该插塞与第一导线电连接的可靠度。
Description
技术领域
本发明涉及半导体存储领域，尤其是涉及一种半导体存储装置。
背景技术
随着各种电子产品朝小型化发展之趋势，动态随机存储器(dynamic randomaccess memory,DRAM)单元的设计也必须符合高集成度及高密度之要求。对于一具备凹入式闸极结构之DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构之DRAM单元。
一般来说，具备凹入式闸极结构之DRAM单元会包含一晶体管组件与一电荷贮存装置，以接收来自于位线及字线的电压信号。然而，受限于工艺技术之故，现有具备凹入式闸极结构之DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器组件之效能及可靠度。
发明内容
本发明之一目的在于提供一种半导体存储装置，该半导体存储装置的插塞系设置在位线或字线的两相对端部上，并且整体包覆该位线或该字线的该端部。如此，该插塞可直接接触该端部的顶面、侧壁以及端面，可增加该插塞与该位线或是与该字线之间的接触面积，降低该插塞的接触电阻，进而提高该插塞与该位线或是与该字线电连接的可靠度。
为达上述目的，本发明之一实施例提供一种半导体存储装置，包含一基底、多个有源区、多个第一导线以及至少一第一插塞。所述有源区相互平行地沿着第一方向延伸，所述第一导线横跨所述有源区，其中，各所述第一导线具有相对的第一端与第二端。所述第一插塞设置在所述第一导线的所述第一端上，电连接所述第一导线，其中，所述第一插塞整体包覆所述第一导线的所述第一端，并直接接触所述第一端的顶面、侧壁以及端面。
本发明的半导体存储装置系将插塞设置在导线(位线或字线等)的两相对端部，并整体包覆该导线的端部。如此，该插塞至少可直接接触该导线的该端部的顶面、侧壁以及端面，增加该插塞与该导线之间的接触面积，并降低该插塞的接触电阻。再者，该导线的该端部还可选择额外设置一突出部，进一步提高该插塞与该导线之间的接触面积，其中，该突出部可具有各种形状(直线状、L状、弧状或者是挂勾状)或尺寸的选择。由此，本发明的半导体存储装置有助于提高插塞与导线间电性连接的可靠度。
可选地，所述第一插塞覆盖在所述第一端的所述侧壁的厚度小于所述第一插塞覆盖在所述第一端的所述端面的厚度。
可选地，所述第一插塞覆盖在所述第一端的所述侧壁以及所述端面的部分在垂直于所述基底的方向上具有不同的深度。
可选地，所述第一插塞的不同侧壁到所述第一端的不同表面的距离不同，所述第一插塞到所述第一端的距离越大的部分，在垂直于所述基底的方向上的深度越深。
可选地，所述第一插塞的底面低于所述第一导线的底面。
可选地，所述半导体存储装置还包含：多个第二导线，相互平行地沿着第一方向延伸并横跨所述有源区，其中，各所述第二导线在垂直于所述第一方向的第二方向上与各所述第一导线依序交替排列，并且各所述第二导线具有相对的第一端与第二端；以及至少一第二插塞，设置在所述第二导线的所述第二端上，电连接所述第二导线，其中，所述第二插塞整体包覆所述第二导线的所述第二端。
可选地，所述第一导线的所述第一端以及所述第二导线的所述第一端在所述第二方向上彼此错位。
可选地，所述第一插塞包含多个第一插塞，所述第一插塞交替地设置在所述第一导线的所述第一端上，且相互对位。
可选地，各所述第一导线的所述第一端包含一第一突出部，所述第一突出部皆朝向第三方向延伸。
可选地，各所述第一导线的所述第二端包含一第二突出部，所述第二突出部皆朝向相对于所述第三方向的相反方向延伸。
可选地，各所述第一突出部以及各所述第二突出部系呈直线状或L状。
可选地，所述第一插塞还包覆所述第一导线的所述第一端上的所述第一突出部。
可选地，所述第一插塞完全包覆所述第一突出部的端面。
可选地，所述第一导线设置在所述基底内。
可选地，所述基底还包括一浅沟渠隔离，环绕所述有源区，其中，所述第一导线的所述第一端设置在所述浅沟渠隔离内。
可选地，所述第一导线设置在所述基底上。
可选地，所述基底还包括一浅沟渠隔离，环绕所述有源区，其中，所述第一导线的所述第一端设置在所述浅沟渠隔离上。
可选地，还包含：多个第三导线，所述第三导线相互平行地沿着第一方向延伸，其中，所述第三导线设置在所述第一导线的一侧，并且各所述第三导线具有相对的第一端与第二端；以及
至少一第三插塞，设置在所述第三导线上，靠近所述第三导线的所述第一端，电连接所述第三导线，其中，所述第三插塞未覆盖所述第三导线的所述第一端。
可选地，所述第三插塞覆盖所述第三导线的两相对侧壁以及顶面。
可选地，还包含：一绝缘层，覆盖在所述有源区以及所述第一导线上，所述第一插塞是设置在所述绝缘层内，并且，所述第一插塞的顶面与所述绝缘层的顶面齐平。
附图说明
图1至图8绘示本发明第一优选实施例中半导体存储装置的示意图；其中
图1为本发明的半导体存储装置的俯视示意图；
图2为图1中沿着切线A-A’的剖面示意图；
图3为图1中沿着切线B-B’的剖面示意图；
图4为图1中沿着切线B-B’的另一剖面示意图；
图5为图1中沿着切线C-C’的剖面示意图；
图6为图1中沿着切线D-D’的剖面示意图；
图7为图1中沿着切线D-D’的另一剖面示意图；
图8为图1中沿着切线D-D’的再一剖面示意图；
图9绘示本发明第二优选实施例中半导体存储装置的俯视示意图；
图10绘示本发明第三优选实施例中半导体存储装置的俯视示意图。
其中，附图标记说明如下：
100、第一半导体存储装置；200、第二半导体存储装置；300、第三半导体存储装置；101、第一区域；102、第二区域；110、基底；112、浅沟渠隔离；113、有源区；130、第一字线；130a、第一底面；131、介电层；133、闸极介电层；135、闸极；137、第三绝缘层；140、第二绝缘层；142、第一绝缘层；150、第一位线；150a、第二底面；151、半导体层；153、第一阻障层；155、第一金属层；157、屏蔽层；160、位线接触插塞；170、第一插塞；190、第二插塞；171、第一阻障层；191、第二阻障层；173、第二金属层；193、第三金属层；170a、第三底面；190a、第五底面；170b、第四底面；190b、第六底面；230、第二字线；231、第二突出部；233、第一突出部；231a、第三突出部；233a、第四突出部；250、第二位线；251、第五突出部；253、第六突出部；251a、第七突出部；253a、第八突出部；270、第三插塞；290、第四插塞；330、第三字线；331、第九突出部；333、第十突出部；331a、第十一突出部；333a、第十二突出部；350、第三位线；351、第十三突出部；353、第十四突出部；351a、第十五突出部；353a、第十六突出部；370、第五插塞；390、第六插塞；D1、第一方向；D2、第二方向；D3、第三方向；E1、第一虚线框；E2、第二虚线框；E3、第三虚线框；E4、第四虚线框。
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请先参照图1至图8，所绘示者为本发明第一优选实施例中半导体存储装置即第一半导体存储装置100的示意图，其中，图1为第一半导体存储装置100的俯视示意图，图2至图8则为第一半导体存储装置100的剖面示意图。第一半导体存储装置100例如是一随机动态处理存储器(dynamic random access memory，DRAM)，其包含有至少一晶体管组件(未绘示)以及至少一电容结构(未绘示)，以作为随机动态处理存储器阵列(DRAM array)中的最小组成单元并接收来自于一第一导线以及一第二导线的电压信号，其中，上述第一导线例如是第一字线130，上述第二导线例如是第一位线150。
首先，请参照图1和图2所示，第一半导体存储装置100包括一基底110，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，基底110内设置至少一浅沟渠隔离112(shallow trench isolation,STI)，以在基底110定义出多个有源区113(active area)。有源区113例如是相互平行且相互间隔地沿着一第一方向D1延伸，并且沿着第一方向D1相互交替地设置，如此，有源区113可整体呈现一特定排列，如图1所示的阵列排列(array arrangement)等，但并不限于此。在一实施例中，各有源区113的形成例如是系借助基底110的图案化制作工艺，例如先在基底110上形成一掩膜层(未绘示)，上述掩膜层包括可用以定义有源区113的多个图案(未绘示)并暴露出部分的基底110，利用上述掩膜层进行一蚀刻工艺，移除上述部分的基底110形成至少一沟渠(未绘示)，再于上述至少一沟渠内形成一介电层(未绘示)、如氧化硅、氮化硅或氮氧化硅等，即可形成顶面切齐基底110表面的浅沟渠隔离112，同时定义出有源区113。如此，浅沟渠隔离112可环绕有源区113设置，有源区113的具体制作工艺并不以前述制作工艺为限。在另一实施例中，所述有源区的形成还可借助一自对准双重图案化(self-aligned double patterning,SADP)制作工艺，或者是一自对准反向图案化(self-aligned reverse patterning,SARP)制作工艺等。
请参照图1以及图2所示，基底110内还形成有多个埋藏式的闸极135，而可作为埋藏式的第一字线130(buried word line,BWL)。各第一字线130相互平行地沿着第二方向D2延伸，并横跨于各有源区113(在第一方向D1上)的下方，如图1所示。在一实施例中，第一字线130的形成例如是借助以下制作工艺，但并不仅限于此。首先，在基底110内形成多个沟渠(未绘示)，沟渠彼此平行且朝向第二方向D2延伸，然后，依序形成覆盖各上述沟渠整体表面的一介电层131、填满各上述沟渠下半部的闸极介电层133与闸极135、以及填满各上述沟渠上半部的第三绝缘层137，其中，第三绝缘层137顶面系切齐基底110的表面，如图2所示。由此，位在各上述沟渠内的闸极135则可同样相互平行地朝向第二方向D2延伸，形成如图1所示的第一字线130。
基底110上则形成有一第二绝缘层140，第二绝缘层140例如包含一氧化硅-氮化硅-氧化硅(oxide-nitride-oxide,ONO)结构，以覆盖基底110表面以及埋设在基底110内的第一字线130。请参照图1以及图5所示，基底110上还形成多个第一位线150，各第一位线150相互平行沿着第三方向D3延伸，并同时横跨第一方向D1上的有源区113以及第二方向D2上的第一字线130。也就是说，第三方向D3不同于第一方向D1与第二方向D2，优选地是与第二方向D2垂直而不垂直于第一方向D1。并且，多个位线接触插塞160(bit line contact,BLC)分别形成在部分第一位线150的下方，介于两相邻的第一字线130之间。如此，第一位线150与第一字线130可藉由第二绝缘层140相互隔离，并可进一步透过位线接触插塞160电连接至第一半导体存储装置100的上述晶体管组件的一源极/汲极区(未绘示)。
在一实施例中，第一位线150以及位线接触插塞160的形成例如是系借助以下制作工艺，但并不仅限于此。首先，在基底110上形成另一掩膜层(未绘示)，该上述另一掩膜层可用以定义位线接触插塞160形成的位置(未绘示)，利用该上述另一掩膜层进行一蚀刻工艺，移除该上述位置的第二绝缘层140及其下方部分的基底110，以在相邻的两字线之间的基底110表面形成多个开口(未绘示)，再完全移除该上述另一掩膜层。其中，在形成该些所述开口时，还可一并进行一离子布植工艺，例如是一抗接面击穿(anti-punch-through)离子布植工艺，以在该些所述开口所暴露出的基底110内进一步形成一掺杂区(未绘示)，以达到避免电流渗漏的效果。之后，在基底110上形成一半导体层(未绘示，例如是一多晶硅层)、填满该些所述开口并进一步覆盖在基底110上，再于该上述半导体层上依序形成一阻障层(未绘示，例如包含一钛层及/或一氮化钛层)、一金属层(未绘示，例如是包含钨、铝或铜等低阻质的金属)以及一屏蔽层(未绘示，例如是包含氮化硅或碳氮化硅)，但不以此为限。然后，在相互堆栈的该上述半导体层、该上述阻障层、该上述金属层以及该上述屏蔽层上进行一图案化制作工艺，使得填入该些所述开口的该上述半导体层可形成位线接触插塞160，而位线接触插塞160或基底110上相互堆栈的半导体层151、第一阻障层153、第一金属层155以及屏蔽层157则可形成第一位线150，如图5所示。透过前述制作工艺，位线接触插塞160系与第一位线150的半导体层151一体成型，使得位线接触插塞160与第一位线150的半导体层151可包括相同的材质(例如是多晶硅)，但并不限于此。在另一实施例中，该些所述位线接触插塞与该些所述位线也可选择包括不同的材质。此外，在另一实施例中，为简化第一半导体存储装置100的制作工艺，还可选择借助该上述自对准双重图案化制作工艺或是该上述自对准反向图案化制作工艺来形成该些所述字线或是该些所述位线。
需注意的是，第一半导体存储装置100进一步包括第一区域101以及第二区域102，其中，第一区域101例如是组件积集度相对较高的区域，如存储区域(memory cellregion)，而第二区域102则是组件积集度相对较低的区域，如周边区域(peripheryregion)，但不以此为限。在本实施例中，第二区域102系设置在第一区域101外侧并包围第一区域101，前述的有源区113、第一字线130以及第一位线150等主要设置在第一区域101内，并且，第一字线130以及第一位线150还进一步延伸至第二区域102，并透过设置在第二区域102内的多个第一插塞170以及多个第二插塞190分别电连接至外部电路(未绘示)，如图1所示。然而，本领域技术人员应可轻易理解，上述第一区域与上述第二区域的相对设置位置不以图1所示者为限；同时，图1中为了能清楚表现第一插塞170与第一字线130或是第二插塞190与第一位线150的连接关系，而仅绘出部分的第一区域101，是以，有源区113、第一字线130以及第一位线150的具体设置数量均不以图1所示者为限。
具体来说，第一插塞170以及第二插塞190优选地设置在第一字线130或第一位线150的两相对端部，并整体包覆该上述端部。其中，第一字线130的该上述端部例如系指各第一字线130在第二方向D2上的两相对末端约占整体长度1％至5％处，意即各第一字线130位在图1第一虚线框E1内的第一端，以及位在图1第二虚线框E2内的第二端，该些所述第一端或该些所述第二端系位在浅沟渠隔离112内，如图1及图2所示。请再参照图1所示，电连接各第一字线130的多个第一插塞170系交替地设置在相邻第一字线130的该上述第一端或该上述第二端上，意即，第一插塞170系依序设置在图1自右侧往左侧数来第一条第一字线130的该上述第一端、第二条第一字线130的该上述第二端、第三条第一字线130的该上述第一端等并依此类推；并且，各个第一插塞170在垂直于第二方向D2的第三方向D3上可相互对位，但并不仅限于此。在本实施例中，第一插塞170可直接设置在第一字线130的该上述第一端或该上述第二端上，并整体包覆该上述第一端或该上述第二端。也就是说，各第一插塞170可直接接触该上述第一端或该上述第二端的至少四个表面，包括该上述第一端或该上述第二端的顶面、该上述第一端或该上述第二端在第二方向D2上的两相对侧壁面、以及该上述第一端或该上述第二端在垂直第二方向D2(即第三方向D3)上的端面，如图1所示，但并不限于此。在另一实施例中，至少一部分的第一插塞170(如图1左侧所示)也可选择设置在第一字线130的该上述第一端或该上述第二端以外的位置，而并未覆盖该上述第一端或该上述第二端。举例来说，至少一部分的第一字线130(如图1左侧所示)可具有相对较长的长度，如此，在各个第一插塞170在第三方向D3上相互对位设置的前提下，设置在该上述至少一部分的第一字线130上的第一插塞170则无法覆盖至第一字线130的两相对端部(该上述第一端或该上述第二端)，特别是无法覆盖到该上述第一端或该上述第二端在第三方向D3上的端面。在此情况下，该上述部分的第一插塞170仅能直接接触第一字线130的三个表面，包括第一字线130的顶面、以及第一字线130在第二方向D2上的两相对侧壁面，如图1左侧所示。在前述实施例中，该上述至少一部分的第一字线130(如图1左侧所示)优选地设置在第一区域101的边缘，或者是第二区域102内，但不以此为限。
同样地，第一位线150的上述端部例如系指各第一位线150在第三方向D3上的两相对末端约占整体长度1％至5％处，意即各第一位线150位在图1第三虚线框E3内的第一端，以及位在图1第四虚线框E4内的第二端，所述第一端或所述第二端系位在浅沟渠隔离112上，如图1及图5所示。请再参照图1所示，电连接各第一位线150的多个第二插塞190系交替地设置在相邻第一位线150的上述第一端或上述第二端上，意即，第二插塞190系依序设置在图1自下方往上方数来第一条第一位线150的上述第二端、第二条第一位线150的上述第一端、第三条第一位线150的上述第二端等并依此类推；并且，各个第二插塞190在垂直于第三方向D3的第二方向D2上可相互对位。在本实施例中，第二插塞190可直接设置在第一位线150的上述第一端或上述第二端上，并整体包覆上述第一端或上述第二端。也就是说，各第二插塞190可直接接触上述第一端或上述第二端的至少四个表面，包括上述第一端或上述第二端的顶面、上述第一端或上述第二端在第三方向D3上的两相对侧壁面、以及上述第一端或上述第二端在垂直第三方向D3(即第二方向D2)上的端面，如图1所示，但并不限于此。在另一实施例中，至少一部分的第二插塞190(如图1上方所示)也可选择设置在第一位线150的上述第一端或上述第二端以外的位置，而未覆盖上述第一端或上述第二端。举例来说，至少一部分的第一位线150(如图1上方所示)可具有相对较长的长度，如此，在各个第二插塞190在第二方向D2上相互对位设置的前提下，设置在上述至少一部分部分的第一位线150上的第二插塞190则无法覆盖到第一位线150的两相对端部(上述第一端或上述第二端)，特别是无法覆盖至上述第一端或上述第二端在第二方向D2上的端面。在此情况下，上述部分的第二插塞190仅能直接接触第一位线150的三个表面，包括第一位线150的顶面、以及第一位线150在第三方向D3上的两相对侧壁面，如图1上方所示。在前述实施例中，上述至少一部分的第一位线150(如图1上方所示)优选地设置在第一区域101的边缘，或者是第二区域102内，但不以此为限。
另一方面，各第一插塞170以及各第二插塞190分别覆盖在第一第一字线130(上述第一端或上述第二端)或第一位线150(上述第一端或上述第二端)的所述表面(包括顶面、侧壁面及/或端面)上的部分可具有相同或不同的厚度，相应地，第一插塞170或第二插塞190的所述部分在垂直于基底110的方向上，还可以具有相同或不同的深度。在一实施例中，第一插塞170或第二插塞190的形成例如是借助以下制作工艺，但并不仅限于此；并且，第一插塞170的制作工艺可选择与第二插塞190的制作工艺一并进行或是分别进行。首先，形成第一绝缘层142，第一绝缘层142例如包括氧化硅、氮氧化硅或氮化硅等材质，并整体性地覆盖在基底110上以作为一层间介电层(interlayer dielectric layer,ILD)。然后，在第一绝缘层142上形成再一掩膜层(未绘示)，上述再一掩膜层可用以定义第一插塞170或第二插塞190的形成部位(未绘示)，利用上述再一掩膜层进行一蚀刻工艺，移除上述部位的第一绝缘层142及其下方的第二绝缘层140，或者仅移除上述部位的第一绝缘层142，形成多个插塞孔(未绘示)以分别暴露出第一第一字线130的上述第一端或上述第二端，或是暴露出第一位线150的上述第一端或上述第二端，再完全移除上述再一掩膜层。之后，依序沉积一阻障层(未绘示，例如包含钛、氮化钛、钽或氧化钽)以及一金属层(未绘示，例如包括铝、钨、铜或其他低电阻的金属材质)，填入各上述插塞孔，再透过一回蚀刻制作工艺形成第一插塞170或第二插塞190。如此，第一插塞170或第二插塞190的顶面可与第一绝缘层142的顶面齐平；而各第一插塞170可包括覆盖各上述插塞孔表面的第一阻障层171以及填满各上述插塞孔的第二金属层173，如图2以及图3所示；而各第二插塞190则可包括覆盖各上述插塞孔表面的第二阻障层191以及填满各上述插塞孔的第三金属层193，如图5以及图6所示。
需特别说明的是，在进行该上述插塞孔的蚀刻工艺时，通入的蚀刻剂或蚀刻气体可能会受到下方第一字线130(该上述第一端或该上述第二端)或第一位线150(该上述第一端或该上述第二端)的遮挡，因此，当该上述插塞孔的侧壁过于靠近第一字线130(该上述第一端或该上述第二端)或第一位线150(该上述第一端或该上述第二端)的侧壁时，该上述蚀刻剂或该上述蚀刻气体可能会无法顺利通入，而影响该上述蚀刻工艺的蚀刻速率。因此，第一插塞170(如图2右侧所示)的侧壁可能会逐渐朝向第一字线130(该上述第一端或该上述第二端)倾斜直到直接接触第一字线130(该上述第一端或该上述第二端)的侧壁面，使得第一插塞170(如图2右侧所示)覆盖在第一字线130(该上述第一端或该上述第二端)的两相对侧壁面的部分可分别在基底110内具有不同的深度d1、d2，如图2所示。并且，第一插塞170(如图2右侧所示)深度d1较小的该上述侧壁到第一字线130(该上述第一端或该上述第二端)的侧壁面之间的最大距离L1小于第一插塞170(如图2右侧所示)深度d2较大的该上述侧壁到第一字线130(该上述第一端或该上述第二端)的侧壁面之间的最大距离L2，意即第一插塞170(如图2右侧所示)分别覆盖在第一字线130(该上述第一端或该上述第二端)的两相对侧壁面的部分可具有不同的厚度L1、L2，如图2右侧所示。在另一实施例中，第一插塞170(如图2左侧所示)覆盖在第一字线130(该上述第一端或该上述第二端)的两相对侧壁面的部分也可在基底110内具有相同的深度d2，并且，亦具有相同的厚度L2，如图2左侧所示。优选地，第一插塞170覆盖在第一字线130(该上述第一端或该上述第二端)的该上述端面的部分可具有相对最大的厚度L3(厚度L3＞厚度L1(如图2所示)或厚度L2(如图2所示))，以确保第一插塞170可完全包覆该上述第一端或该上述第二端的该上述端面，如图3所示。此外，在前述实施例中第一插塞170分别覆盖在第一字线130(该上述第一端或该上述第二端)各该上述表面的各个部位在基底110内的最大深度d2虽皆是以不超过第一字线130(该上述第一端或该上述第二端)在基底110内的深度作为实施样态进行说明，而使得第一插塞170覆盖在第一字线130(该上述第一端或该上述第二端)各该上述表面的各该上述部位的第三底面170a可与第一字线130(该上述第一端或该上述第二端)的第一底面130a共平面，如图2及图3所示，但并不限于此。本领域技术人员应可轻易理解，在其他实施例中，亦可依据实际制程需求调整第一插塞170形成在基底110内的深度，而选择性地使第一插塞170覆盖在第一字线130(该上述第一端或该上述第二端)各该上述表面的各该上述部位的至少一底面低于第一字线130的第一底面130a，举例来说，图4即绘出第一插塞170覆盖在第一字线130(该上述第一端或该上述第二端)的该上述端面部分的第四底面170b低于第一字线130的第一底面130a的态样，如此，该上述部分在基底110内亦可具有相对较大的深度d3。简单来说，第一插塞170的各侧壁到第一字线130各表面之间的距离可皆相同，或是皆不同，使得第一插塞170覆盖在第一字线130各表面上的厚度亦可对应的相同或是不同，在一优选实施例中，第一插塞170的侧壁到第一字线130表面的距离越大的部分，该上述部分在垂直于基底110的方向上的深度越深，如第一插塞170覆盖在第一字线130的该上述端面的部分，但不以此为限。
同样地，第二插塞190(如图5左侧所示)的侧壁可能会逐渐朝向第一位线150(该上述第一端或该上述第二端)倾斜直到直接接触第一位线150(该上述第一端或该上述第二端)的侧壁面，使得第二插塞190(如图5左侧所示)覆盖在第一位线150(该上述第一端或该上述第二端)的两相对侧壁面的部分可分别在第一绝缘层142内具有不同的深度d4、d5，如图5所示。并且，第二插塞190(如图5左侧所示)深度d4较小的该上述侧壁到第一位线150(该上述第一端或该上述第二端)的侧壁面之间的最大距离L4小于第二插塞190(如图5左侧所示)深度d5较大的该上述侧壁到第一位线150(该上述第一端或该上述第二端)的侧壁面之间的最大距离L5，意即第二插塞190(如图5左侧所示)分别覆盖在第一位线150(该上述第一端或该上述第二端)的两相对侧壁面的部分具有不同的厚度L4、L5，如图5左侧所示。在另一实施例中，第二插塞190(如图5右侧所示)覆盖在第一位线150(该上述第一端或该上述第二端)的两相对侧壁面的部分也可在第一绝缘层142内具有相同的深度d5，并且，亦具有相同的厚度L5，如图5右侧所示。优选地，第二插塞190覆盖在第一位线150(该上述第一端或该上述第二端)的该上述端面的部分可具有相对最大的厚度L6(厚度L6＞厚度L3(如图3和图4所示)或厚度L4(如图3和图4所示))，以确保第二插塞190可完全包覆该上述第一端或该上述第二端的该上述端面，如图6所示。此外，在前述实施例中第二插塞190分别覆盖在第一位线150(该上述第一端或该上述第二端)各该上述表面的各个部位在第一绝缘层142内的最大深度d5虽皆是以不超过第一位线150(该上述第一端或该上述第二端)在第一绝缘层142内的深度作为实施样态进行说明，而使得第二插塞190覆盖在第一位线150(该上述第一端或该上述第二端)各该上述表面的各该上述部位的第五底面190a可与第一位线150(该上述第一端或该上述第二端)的第二底面150a共平面，即位在第二绝缘层140上，如图5及图6所示，但并不限于此。本领域技术人员应可轻易理解，在其他实施例中，亦可依据实际制程需求调整第二插塞190形成在第一绝缘层142内的深度，而选择性地使第二插塞190覆盖在第一位线150(该上述第一端或该上述第二端)各该上述表面的各该上述部位的至少一底面可低于第一位线150的第二底面150a，举例来说，图7即绘出第二插塞190覆盖在第一位线150(该上述第一端或该上述第二端)的该上述端面部分的第六底面190b低于第一位线150的第二底面150a的态样，如此，该上述部分可进一步贯穿第二绝缘层140而具有相对较大的深度d6。简单来说，第二插塞190的各侧壁到第一位线150端部(该上述第一端或该上述第二端)各表面之间的距离可皆相同，或是皆不同，使得第二插塞190覆盖在第一位线150各该上述表面上的厚度亦可对应的相同或是不同，在一优选实施例中，第二插塞190的侧壁到第一位线150表面的距离越大的部分，该上述部分在垂直于基底110的方向上的深度则越深，如第二插塞190覆盖在第一位线150的该上述端面的部分，但不以此为限。
此外，在第二插塞190可进一步贯穿第二绝缘层140的态样下，当上述插塞孔已向下蚀刻至移除第二绝缘层140后，还可选择进行一侧向蚀刻工艺部分移除第一位线150(上述第一端或上述第二端)下方的浅沟渠隔离112，如此，所形成的第二插塞190还可更进一步地覆盖到第一位线150一部分的第二底面150a，如图8所示，藉此，第二插塞190即可直接接触第一位线150(上述第一端或上述第二端)的五个表面，包括上述第一端或上述第二端的顶面与底面、两相对侧壁面、以及端面，而提高第二插塞190与第一位线150之间的接触面积。
由此，如图1至图8所示，本发明第一优选实施例的第一半导体存储装置100系将电连接第一字线130的第一插塞170及/或电连接第一位线150的第二插塞190设置在第一字线130或第一位线150的两相对端部，并整体包覆上述端部。藉此，第一插塞170及/或第二插塞190可直接接触第一字线130(上述第一端或上述第二端)或第一位线150(上述第一端或上述第二端)的至少四个表面，包括上述第一端或上述第二端的顶面、两相对侧壁面、以及端面，进而提高第一插塞170与第一字线130及/或第二插塞190与第一位线150之间的接触面积，使得电连接第一字线130的第一插塞170及/或电连接第一位线150的第二插塞190可具有相对较低的接触电阻(Rc)。此外，第一插塞170覆盖在第一字线130及/或第二插塞190覆盖在第一位线150的所述表面(包括顶面、侧壁面及/或端面，甚至还有底面)上的部分可分别具有相同或不同的厚度，相应地，第一插塞170及/或第二插塞190的所述部分在垂直于基底110的方向上，还可以具有相同或不同的深度，并且，厚度相对较厚的部分，其深度即相对越深。优选地，第一插塞170覆盖在第一字线130的端面及/或第二插塞190覆盖在第一位线150的端面的部份部分相对于第一插塞170及/或第二插塞190覆盖在第一字线130与第一位线150其他部位的部分可具有相对最大的厚度L3/L6，以及深度d2/d5(或是深度d3/d6)，以确保第一插塞170及/或第二插塞190可完全包覆第一字线130及/或第一位线150的端部(上述第一端或上述第二端)的上述端面。
本发明所属技术领域的一般技术者应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体存储装置亦可能有其它态样，或是透过其他制作工艺形成，而不限于前述。举例来说，在前述的实施例中，虽是以电连接第一字线130的第一插塞170及/或电连接第一位线150的第二插塞190的设置态样为例进行说明，但并不以此为限，在另一实施例中，第一插塞170及/或第二插塞190的设置态样亦可用于电连接上述半导体存储装置的其他导线，或者，第一插塞170及/或第二插塞190还可具有变化的设置态样。因此，下文将进一步针对半导体存储装置及其形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。
请参照图9所示，所绘示者为本发明第二优选实施例中，第二半导体存储装置200的示意图。本实施例的第二半导体存储装置200大体上与前述第一优选实施例中的第一半导体存储装置100相同，同样包括基底110、浅沟渠隔离112以及有源区113等，相同之处容不再赘述。而本实施例与前述实施例的主要差异在于，本实施例的第二字线230或第二位线250的两相对端部还额外设置突出部，该上述突出部系往垂直于第二字线230或第二位线250的方向延伸，而电连接第二字线230的第三插塞270及/或电连接第二位线250的第四插塞290仍设置在第二字线230或第二位线250的两相对端部，并可选择整体性地包覆该上述端部以及该上述突出部，或是部分包覆该上述端部以及该上述突出部。
详细来说，相邻两第二字线230的上述第一端与上述第二端分别设置第二突出部231与第一突出部233，第二突出部231与第一突出部233皆往垂直于第二字线230的方向(即垂直于第二方向D2的方向)延伸，使得各第二字线230于第二方向D2可整体呈现L状或倒L状，但不以此为限。其中，设置在第二字线230的上述第二端的第一突出部233系往第三方向D3延伸，而设置在第二字线230的上述第一端的第二突出部231则系往第三方向D3的相反方向延伸，如图9所示。在一实施例中，第二突出部231与第一突出部233可具有相同的长度，如此，相邻两第二字线230则可相对于一几何轴心(未绘示)互为旋转对称，但不以此为限。在另一实施例中，设置在上述第一端或上述第二端的突出部亦可选择具有不同的长度。藉此，为了电连接第二字线230而设置在第二字线230的两相对端部的第三插塞270则可在完全包覆上述第一端或上述第二端以及设置在上述第一端或上述第二端上的第二突出部231或第一突出部233的前提下，直接接触上述第一端或上述第二端更多的表面，而进一步地提高第三插塞270与第二字线230之间的接触面积，进而有效降低第三插塞270的阻值。其中，第三插塞270的各侧壁到第二突出部231或第一突出部233各表面之间距离可皆相同，或是皆不同，使得第三插塞270覆盖在第二突出部231或第一突出部233各上述表面上的厚度亦可对应的相同或是不同，在一优选实施例中，第三插塞270的侧壁到第二突出部231或第一突出部233表面的距离越大的部分，上述部分在垂直于基底110的方向上的深度则越深，且上述部分优选为第三插塞270覆盖在第二突出部231或第一突出部233在第二方向D2上的端面的部份部分，但并不以此为限。
同样地，相邻两第二位线250的上述第一端与上述第二端分别设置第五突出部251与第六突出部253，第五突出部251与第六突出部253皆往垂直于第二位线250的方向(即垂直于第三方向D3的方向)延伸，使得各第二位线250于第三方向D3可整体呈现L状或倒L状，但不以此为限。其中，设置在第二位线250的上述第二端的第六突出部253系往第二方向D2延伸，而设置在第二位线250的上述第一端的第五突出部251则系往第二方向D2的相反方向延伸，如图9所示。在一实施例中，第五突出部251与第六突出部253可具有相同的长度，如此，相邻两第二位线250则可相对于一几何轴心(未绘示)互为旋转对称，但不以此为限。在另一实施例中，设置在上述第一端或上述第二端的突出部亦可选择具有不同的长度。藉此，为了电连接第二位线250而设置在第二位线250的两相对端部的第四插塞290则可在完全包覆上述第一端或上述第二端以及设置在上述第一端或上述第二端上的第五突出部251或第六突出部253的前提下，同样直接接触上述第一端或上述第二端更多的表面，而进一步地提高第四插塞290与第二位线250之间的接触面积，进而有效降低第四插塞290的阻值。其中，第四插塞290的各侧壁到第五突出部251或第六突出部253各表面之间距离可皆相同，或是皆不同，使得第四插塞290覆盖在第五突出部251或第六突出部253各上述表面上的厚度亦可对应的相同或是不同，在一优选实施例中，第四插塞290的侧壁到第五突出部251或第六突出部253表面的距离越大的部分，上述部分在垂直于基底110的方向上的深度则越深，且上述部分优选为第四插塞290覆盖在第五突出部251或第六突出部253在第三方向D3上的端面的部份部分，但并不以此为限。
另一方面，在一实施例中，相邻两第二字线230可选择性地在第三方向D3上彼此对位并排(如图9左侧所示)，也可以彼此错位排列(如图9右侧所示)。也就是说，相邻两第二字线230的上述第一端或上述第二端在第二方向D2上可错开一段距离g1，使得设置在上述第一端上的第二突出部231与第三突出部231a，或者是设置在上述第二端上的第一突出部233与第四突出部233a也可相应地错开一段距离g1，如图9右侧所示。或者，相邻两第二位线250也可选择性地在第二方向D2上彼此对位并排(如图9上方所示)，也可以彼此错位排列(如图9下方所示)。也就是说，相邻两第二位线250的上述第一端或上述第二端在第三方向D3上可错开一段距离g1，使得设置在上述第一端上的第五突出部251与第七突出部251a，或者是设置在上述第二端上的第六突出部253与第八突出部253a也可相应地错开一段距离g1，如图9下方所示。如此，在设置电连接第二字线230的第三插塞270或是设置电连接第二位线250的第四插塞290时，即可使相邻的第三插塞270或是相邻的第四插塞290具有相对较大的制作空间，而避免发生短路。此外，在另一实施例中，电连接第二字线230的第三插塞270或是电连接第二位线250的第四插塞290也可选择完全包覆上述第一端或上述第二端，但仅部份部分包覆设置在上述第一端或上述第二端上的第二突出部231/第五突出部251或第一突出部233/第六突出部253，使得第二突出部231/第五突出部251或第一突出部233/第六突出部253的至少一表面(如第二突出部231/第五突出部251或第一突出部233/第六突出部253的上述端面)未被第三插塞270/第四插塞290覆盖，如此，相邻的第三插塞270(如图9左侧所示)或是相邻的第四插塞290(如图9上方所示)之间可具有相对更大的制作空间。
由此，本发明第二优选实施例的半导体存储装置为第二半导体存储装置200系透过第二字线230及/或第二位线250在两相对端部上增设的突出部，进一步提高电连接第二字线230的第三插塞270及/或电连接第二位线250的第四插塞290的接触面积，并能更有效地降低第三插塞270及/或第四插塞290的阻值。本领域技术人员应可轻易理解，前述实施例中所述突出部的形状虽然均是以直线状作为实施态样进行说明，但并不以此为限。在提高插塞与导线接触面积的前提下，可进一步依据实际组件需求而使上述突出部有更多不同的变化或设置态样。举例来说，在其他实施例中，上述突出部也可具有其他形状，如L状，或是具有不同的尺寸或长度等。
请参照图10所示，所绘示者为本发明第三优选实施例中，半导体存储装置为第三半导体存储装置300的示意图。本实施例的第三半导体存储装置300大体上与前述第二优选实施例中的第二半导体存储装置200相同，相同之处容不再赘述。而本实施例与前述实施例的主要差异仅在于突出部的形状，而电连接第三字线330的第五插塞370及/或电连接第三位线350的第六插塞390仍设置在第三字线330或第三位线350的两相对端部，并可选择性地整体包覆上述端部以及上述突出部，或是部份部分包覆上述端部以及上述突出部。
详细来说，设置于第三字线330的上述第一端或上述第二端的第九突出部331与第十突出部333例如是呈L状，或是倒L状。优选地，设置在上述第一端的各第十突出部333与设置在上述第二端的各第九突出部331可具有相同的尺寸与形状。如此，相邻两第三字线330则可相对于一几何轴心(未绘示)互为旋转对称，但不以此为限。然而，在另一实施例中，设置在第三字线330的上述第一端或上述第二端的突出部亦可选择具有不同的尺寸或形状等。藉此，为了电连接第三字线330而设置在第三字线330的两相对端部的第五插塞370则可在完全包覆上述第一端或上述第二端以及设置在上述第一端或上述第二端上的第九突出部331或第十突出部333的前提下，同样直接接触上述第一端或上述第二端更多的表面，而进一步地提高第五插塞370与第三字线330之间的接触面积，进而有效降低第五插塞370的阻值。同样地，设置于第三位线350的上述第一端或上述第二端的第十三突出部351与第十四突出部353亦可呈现L状，或是倒L状，并且，设置在上述第一端的各第十四突出部353与设置在上述第二端的各第十三突出部351优选地具有相同的尺寸与形状。如此，相邻两第三位线350则可相对于一几何轴心(未绘示)互为旋转对称，但不以此为限。然而，在另一实施例中，设置在第三位线350的上述第一端或上述第二端的突出部亦可选择具有不同的尺寸或形状等。藉此，为了电连接第三位线350而设置在第三位线350的两相对端部的第六插塞390则可在完全包覆上述第一端或上述第二端以及设置在上述第一端或上述第二端上的第十三突出部351或第十四突出部353的前提下，同样直接接触上述第一端或上述第二端更多的表面，而进一步地提高第六插塞390与第三位线350之间的接触面积，进而有效降低第六插塞390的阻值。需注意的是，第五插塞370或第六插塞390的各侧壁到各突出部表面之间距离可皆相同，或是皆不同，使得插塞37或第六插塞390覆盖在各上述突出部的不同表面上的厚度亦可对应的相同或是不同，在一优选实施例中，第五插塞370或第六插塞390的侧壁到上述突出部表面的距离越大的部分，上述部分在垂直于基底110的方向上的深度则越深，且上述部分优选为第五插塞370或第六插塞390覆盖在上述突出部的端面的部份部分，但并不以此为限。
另一方面，在一实施例中，相邻两第三字线330亦可选择性地在第三方向D3上彼此对位并排(如图10左侧所示)，也可以彼此错位排列(如图10右侧所示)。也就是说，相邻两第三字线330的上述第一端或上述第二端在第二方向D2上可错开一段距离g1，使得设置在上述第一端上的第九突出部331与第十一突出部331a，或者是设置在上述第二端上的第十突出部333与第十二突出部333a也可相应地错开一段距离g1，如图10右侧所示。或者，相邻两第三位线350也可选择性地在第二方向D2上彼此对位并排(如图10上方所示)，也可以彼此错位排列(如图10下方所示)。也就是说，相邻两第三位线350的上述第一端或上述第二端在第三方向D3上可错开一段距离g1，使得设置在上述第一端上的第十三突出部351与第十五突出部351a，或者是设置在上述第二端上的第十四突出部353与第十六突出部353a也可相应地错开一段距离g1，如图10下方所示。如此，在设置电连接第三字线330的第五插塞370或是设置电连接第三位线350的第六插塞390时，同样可使相邻的第五插塞370或是相邻的第六插塞390具有相对较大的制作空间，而避免发生短路。此外，在另一实施例中，电连接第三字线330的第五插塞370或是电连接第三位线350的第六插塞390也可选择完全包覆上述第一端或上述第二端，但仅部份部分包覆设置在上述第一端或上述第二端上的第九突出部331/第十三突出部351或第十突出部333/第十四突出部353，使得第九突出部331/第十三突出部351或第十突出部333/第十四突出部353的至少一表面(如第九突出部331/第十三突出部351或第十突出部333/第十四突出部353的上述端面)未被第五插塞370/第六插塞390覆盖，如此，相邻的第五插塞370(如图10左侧所示)或是相邻的第六插塞390(如图10上方所示)之间可具有相对更大的制作空间。
由此，本发明第三优选实施例的第三半导体存储装置300系透过设置在第三字线330及/或第三位线350端部的突出部的形状变化，更进一步提高电连接第三字线330的第五插塞370及/或电连接第三位线350的第六插塞390的接触面积，并能更有效地降低第五插塞370及/或第六插塞390的阻值。此外，本领域技术人员应可轻易理解，所述突出部的具体形状变化不以前述为限。举例来说，在形成第三字线330及/或第三位线350时，可调整蚀刻制程的条件，使得所形成的所述突出部部分圆角化而可大体上呈现一弧状(未绘示)或者是一挂勾状(未绘示)等，同样有利于提高所述突出部与插塞之间的接触面积。
整体来说，本发明的半导体存储装置系将插塞设置在导线(位线或字线等)的两相对端部，并整体包覆上述导线的端部。如此，上述插塞至少可直接接触上述导线的上述端部的顶面、侧壁以及端面，增加上述插塞与上述导线之间的接触面积，并降低上述插塞的接触电阻。再者，上述导线的上述端部还可选择额外设置一突出部，进一步提高上述插塞与上述导线之间的接触面积，其中，上述突出部可具有各种形状(直线状、L状、弧状或者是挂勾状)或尺寸的选择。由此，本发明的半导体存储装置有助于提高插塞与导线间电性连接的可靠度。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (15)
1.一种半导体存储装置，其特征在于，包含：
一基底；
多个有源区，定义在所述基底上；
多个第一导线，相互平行地沿着第一方向延伸，所述第一导线横跨所述有源区，其中，各所述第一导线具有相对的第一端与第二端； 以及
至少一第一插塞，设置在所述第一导线的所述第一端上，电连接所述第一导线，其中，所述第一插塞整体包覆所述第一导线的所述第一端，并直接接触所述第一端的顶面、侧壁、底面以及端面；
所述装置还包括：
绝缘层，所述第一插塞的最底部与所述绝缘层相接触；
所述第一插塞的底面低于所述第一导线的底面；
所述第一插塞的不同侧壁到所述第一端的不同表面的距离不同，所述第一插塞到所述第一端的距离越大的部分，在垂直于所述基底的方向上的深度越深，
多个所述第一导线的第一端具有第一突出部，且相邻的所述第一突出部在所述第一方向上错开预定距离，所述第一突出部的朝向方向为垂直于所述第一方向的第二方向延伸；
一个所述第一插塞对应一个所述第一导线，且所述第一插塞完全包覆所述第一导线的第一端和所述第一突出部。
2.依据权利要求1所述的半导体存储装置，其特征在于，所述第一插塞覆盖在所述第一端的所述侧壁的厚度小于所述第一插塞覆盖在所述第一端的所述端面的厚度。
3.依据权利要求1所述的半导体存储装置，其特征在于，所述第一插塞覆盖在所述第一端的所述侧壁以及所述端面的部分在垂直于所述基底的方向上具有不同的深度。
4.依据权利要求1所述的半导体存储装置，其特征在于，所述半导体存储装置还包含：
多个第二导线，相互平行地沿着第一方向延伸并横跨所述有源区，其中，各所述第二导线在所述第二方向上与各所述第一导线依序交替排列，并且各所述第二导线具有相对的第一端与第二端；以及
至少一第二插塞，设置在所述第二导线的所述第二端上，电连接所述第二导线，其中，所述第二插塞整体包覆所述第二导线的所述第二端。
5.依据权利要求4所述的半导体存储装置，其特征在于，所述第一导线的所述第一端以及所述第二导线的所述第一端在所述第二方向上彼此错位。
6.依据权利要求1所述的半导体存储装置，其特征在于，所述第一插塞包含多个第一插塞，所述第一插塞交替地设置在所述第一导线的所述第一端上，且相互对位。
7.依据权利要求1所述的半导体存储装置，其特征在于，各所述第一导线的所述第二端包含一第二突出部，所述第二突出部皆朝向相对于所述第二方向的相反方向延伸。
8.依据权利要求7所述的半导体存储装置，其特征在于，各所述第一突出部以及各所述第二突出部系呈直线状或L状。
9.依据权利要求1所述的半导体存储装置，其特征在于，所述第一导线设置在所述基底内。
10.依据权利要求9所述的半导体存储装置，其特征在于，所述基底还包括一浅沟渠隔离，环绕所述有源区，其中，所述第一导线的所述第一端设置在所述浅沟渠隔离内。
11.依据权利要求1所述的半导体存储装置，其特征在于，所述第一导线设置在所述基底上。
12.依据权利要求11所述的半导体存储装置，其特征在于，所述基底还包括一浅沟渠隔离，环绕所述有源区，其中，所述第一导线的所述第一端设置在所述浅沟渠隔离上。
13.依据权利要求1所述的半导体存储装置，其特征在于，还包含：
多个第三导线，所述第三导线相互平行地沿着第一方向延伸，其中，所述第三导线设置在所述第一导线的一侧，并且各所述第三导线具有相对的第一端与第二端；以及
至少一第三插塞，设置在所述第三导线上，靠近所述第三导线的所述第一端，电连接所述第三导线，其中，所述第三插塞未覆盖所述第三导线的所述第一端。
14.依据权利要求13所述的半导体存储装置，其特征在于，所述第三插塞覆盖所述第三导线的两相对侧壁以及顶面。
15.依据权利要求1所述的半导体存储装置，其特征在于，还包含：
一第一绝缘层，覆盖在所述有源区以及所述第一导线上，所述第一插塞是设置在所述第一绝缘层内，并且，所述第一插塞的顶面与所述第一绝缘层的顶面齐平。
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