CN215183970U - 半导体存储装置 - Google Patents

Abstract

本实用新型公开了一种半导体存储装置，其特征在于包含一衬底，定义有一存储区以及一相邻的外围区，多条位线设置在该衬底上，并且沿着一第一方向排列，其中各该位线包含有一导电部分，且该位线包含有四个侧壁，一间隙壁环绕该位线的四个侧壁，其中该间隙壁包含有两个短间隙壁覆盖于该导电部分的两个末端，以及两个长间隙壁覆盖于该导电部分的两个长侧边，以及多个接触隔绝块，位于任两相邻的位线之间，其中至少有一部分的接触隔绝块覆盖于该间隙壁的正上方。本实用新型的结构可以提高电性隔离效果，优选避免漏电流的产生，提高组件质量。

Description

半导体存储装置

技术领域

本实用新型涉及一种半导体装置，尤其是涉及具有特殊排列的接触隔绝块的一种半导体存储装置。

背景技术

随着各种电子产品朝小型化发展之趋势，动态随机存储器(dynamic randomaccess memory,DRAM)单元的设计也必须符合高集成度及高密度之要求。对于一具备凹入式闸极结构之DRAM单元而言，由于其可以在相同的半导体衬底内获得更长的载流子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构之DRAM单元。

一般来说，具备凹入式闸极结构之DRAM单元会包含一晶体管组件与一电荷贮存装置，以接收来自于位线及字线的电压信号。然而，受限于工艺技术之故，现有具备凹入式闸极结构之DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器组件之效能及可靠度。

实用新型内容

本实用新型提供一种半导体存储装置，其特征在于包含一衬底，定义有一存储区以及一相邻的外围区，多条位线设置在该衬底上，并且沿着一第一方向排列，其中各该位线包含有一导电部分，且该位线包含有四个侧壁，一间隙壁环绕该位线的四个侧壁，其中该间隙壁包含有两个短间隙壁覆盖于该导电部分的两个末端，以及两个长间隙壁覆盖于该导电部分的两个长侧边，以及多个接触隔绝块，位于任两相邻的位线之间，其中至少有一部分的接触隔绝块覆盖于该间隙壁的正上方。

本实用新型的特征在于，制作接触隔绝块时，接触隔绝块会覆盖在部分的间隙壁正上方。此外，有一部分的接触隔绝块也包围位线的末端。如此一来，可以提高电性隔离效果，优选避免漏电流的产生，提高组件质量。

附图说明

图1至图5绘示本实用新型第一优选实施例中，半导体存储装置的形成方法的上视示意图。

图6绘示一位线与间隙壁的局部示意图。

图7绘示位线与间隙壁的局部剖面示意图。

其中，附图标记说明如下：

1:半导体存储装置

100:衬底

102:存储区

104:外围区

130:插塞孔

170:间隙壁

170A:短间隙壁

170B:长间隙壁

170B-1:第一长间隙壁

170B-2:第二长间隙壁

180:储存点孔洞

AA:有源区

B:边界

BL:位线

BLA:短位线

BLB:长位线

D1:斜向方向

SC:储存点接触

SCISO:接触隔绝块

SCISO-1:接触隔绝块

WL:字线

W1:宽度

W2:宽度

H1:高度

H2:高度

H3:高度

H4:高度

具体实施方式

为使熟悉本实用新型所属技术领域的一般技术者能更进一步了解本实用新型，下文特列举本实用新型的数个优选实施例，并配合所附的附图，详细说明本实用新型的构成内容及所欲达成的功效。

请参照图1至图5，所绘示者为本实用新型第一优选实施例中，半导体存储装置的形成方法的上视示意图。

在本实施例中，提供一半导体存储装置1，该半导体存储装置例如是包含一凹入式闸极的随机动态处理存储器(dynamic random access memory,DRAM)，其包含有至少一晶体管组件(未绘示)以及至少一电容结构(未绘示)，以作为DRAM阵列中的最小组成单元并接收来自于字线(word line)WL及位线(bit line)BL的电压信号。首先，如图1所示，一半导体存储装置1包含一存储区(memory cell region)102以及位于存储区102旁的一外围区(periphery region)104。在一些实施例中，外围区104环绕在存储区102周围。为了图式简洁，图1中仅绘出一部分的存储区102以及一部分的外围区域104。另外存储区102与外围区104之间的交界定义为边界B。

具体来说，半导体存储装置1包含一衬底100，例如是一硅衬底、含硅衬底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)衬底等，衬底100的存储区102内定义有多个有源区(active area,AA)，有源区AA相互平行且相互间隔地沿着一斜向方向D1延伸，并且呈一矩阵排列。衬底100内还形成有多个埋藏式的闸极，例如可作为一埋藏式的字线(buried word line,BWL)，在本文中称为字线WL。各字线WL例如是相互平行地沿着一垂直方向(例如为Y方向)延伸，并横跨于各有源区AA(在斜向方向D1上)的下方，如图1所示。

在一实施例中，半导体存储装置可利用以下步骤形成，但并不仅限于此。首先，在衬底100内形成至少一浅沟渠隔离(shallow trench isolation,STI，图未示)，以在衬底100定义出图1所示的各有源区AA。接着，在衬底100形成多个沟渠(图未示)，各沟渠彼此平行且朝向垂直方向(Y方向)延伸，并且，在各沟渠内依序形成覆盖沟渠整体表面的一介电层、填满沟渠下半部的闸极介电层与埋藏式的闸极以及填满沟渠上半部的一绝缘层。上述各材料层的堆栈结构形成如图1所示的字线WL。由于字线WL的制作方式属于本领域的公知技术，在此不多加赘述。

如图1所示，继续在衬底100的该表面上形成一绝缘层(图未示)，以及多个插塞孔130。绝缘层例如包含一氧化硅-氮化硅-氧化硅(oxide-nitride-oxide,ONO)结构，以覆盖衬底100及其内的字线WL。

如图2所示，在衬底100上形成多个位线BL。在本实施例中，位线BL的形成可借助一自对准双重图案化(self-aligned double patterning,SADP)制作工艺，或者是一自对准反向图案化(self-aligned reverse patterning,SARP)制作工艺，但并不限于此。详细来说，先在衬底100上先形成一半导体层(未绘示，例如是一多晶硅层)，填满插塞孔130并进一步覆盖在衬底100上，再依序于该半导体层上形成一阻障层(未绘示，例如包含一钛层及/或一氮化钛层)、一金属层(未绘示，例如是钨、铝或铜等低阻质的金属)以及一屏蔽层(未绘示，例如是氮化硅、氧化硅或碳氮化硅等绝缘材质)，但不以此为限。然后，进行该自对准双重图案化制作工艺或者是该自对准反向图案化制作工艺，图案化该半导体层、该阻障层、该金属层以及该屏蔽层而在衬底100上形成多个位线BL，多个位线BL沿着一横向方向(例如为X方向)排列。

在本实用新型的一些本实施例中，依据实际使用需求，位线BL可能具有不同延伸长度，且不同长度的位线呈现交错排列。举例来说，外围区104内，一部分的位线BL较长并且远离存储区102与外围区104的边界(图2中定义为边界B)，该些位线BL可以被定义为长位线BLA，而另一部分的位线较短而靠近边界B，该些位线则可以被定义为短位线BLB。然而，本实用新型的其他实施例中，位线BL也有可能都具有同样长度并且对齐排列，也属于本实用新型的涵盖范围。

而后，如图3所示，继续在各个位线BL的侧壁形成一间隙壁170。在一实施例中，间隙壁170可以具有一单层结构，例如包含整体相同的介电材料，如氧化硅、氮化硅、氮氧化硅等，也可以具有一复合层结构，例如包含依序形成的第一侧壁层、第二侧壁层等，且该第一侧壁层、该第二侧壁层可包含不同的介电材料。本实施例中，若位线为长条状且具有四个侧边(两个长侧边与两个短侧边)，则间隙壁170环绕在条状的位线BL的四个侧边周围。为了图式清楚，在图3中将位于位线BL末端的间隙壁定义为短间隙壁170A，将位于位线BL的长侧边的间隙壁定义为长间隙壁170B。

接着，如图4所示，在衬底100上形成一接触隔绝块SCISO。在本实施例中，接触隔绝块SCISO的形成同样可借助一自对准双重图案化制作工艺搭配翻模工艺，但并不限于此。详细来说，先在衬底100上先形成一翻模层(图未示)，填满位线BL之间的空间。在一实施例中，翻模层可包括一合适的绝缘材质，如氮化硅、氧化硅或碳氮化硅等，但不以此为限。后续，对翻模层进行一图案化工艺与蚀刻工艺，在翻模层中形成多个孔洞，值得注意的是，此处孔洞即对应后续的接触隔绝块SCISO的位置。然后以另外一绝缘层(图未示)填入该些孔洞后，移除翻模层后，所剩下的绝缘层即为接触隔绝块SCISO，如图4所示。上述绝缘层例如为氮化硅、氧化硅或碳氮化硅等。且接触隔绝块SCISO因为是由填入绝缘材质至孔洞中所形成，因此从上视图来看，接触隔绝块SCISO可能呈现圆角状。值得注意的是，本实施例中，有一部分的接触隔绝块SCISO覆盖至间隙壁170的正上方。因此从上视图来看，接触隔绝块SCISO会与一部分的间隙壁170重叠，并且接触隔绝块SCISO可能碰触到位线BL的导电部分(例如金属层)。

通常形成接触隔绝块SCISO后，在相邻的位线BL与相邻的接触隔绝块SCISO之间的区域，被定义为储存点孔洞180(也就是上述翻模层被移除的区域)。储存点孔洞180曝露出下方的有源区AA的两端，在后续的步骤中，将会在储存点孔洞180中填入导电材质，形成储存点接触。其中储存点接触用来电性连接有源区AA以及后续形成的电容结构等。由于该些技术属于本领域的习知技术，在此不多加赘述。

后续如图5所示，在储存点孔洞180填入导电材质(如金属等)，以形成多个储存点接触SC。值得注意的是，存储区102内多数的储存点孔洞180被导电材质填满而形成储存点接触SC，而外围区104内多数的储存点孔洞180则没有填入导电材质。至于有一部分位存储区102与外围区104之间的边界B附近的储存点孔洞180，可能被填入一部分的导电材质，但并未填满储存点孔洞180。

本实施例中，在以蚀刻步骤形成翻模层中的孔洞时，也可能会一并蚀刻并降低间隙壁170的高度，因此在此情况下，接触隔绝块SCISO可以形成于间隙壁170的正上方。然而值得注意的是，被翻模层所覆盖的地方(也就是后续形成储存点接触SC的地方)，间隙壁170的高度并不会降低，因此对于同一条位线BL来看，有些地方的间隙壁170高度较低(对应接触隔绝块SCISO旁)、而有些地方的间隙壁170的高度较高(对应储存点接触SC旁)，图6绘示一位线与间隙壁的局部示意图。

在图6中，还标示了一些高度H1、H2、H3、H4，其中H1是位线的高度、H2是位线末端短间隙壁的高度、H3是位线侧边的较矮间隙壁的高度、H4则是位线高度减去H3的高度。另外图6中，长间隙壁170B又包含有两个部分，分别是具有较高高度且靠近位线BL的第一长间隙壁170B-1，以及覆盖在第一长间隙壁外，较晚形成且高度较矮的第二长间隙壁170B-2。由于长间隙壁包含有第一长间隙壁170B-1与第二长间隙壁170B-2分别在不同的时间点形成且覆盖的位置不同，因此从剖面图来看(请参考图7)，位线BL的下半部包含间隙壁的宽度将会较宽(因为覆盖有两层间隙壁)、而BL的上半部包含间隙壁的宽度将会较窄(因为覆盖较少间隙壁，或是部分的间隙壁被蚀刻)。

后续，可以继续形成其他组件，例如电容结构等电子组件，以完成本实施例所述的半导体存储装置。

本实施例的特征，可以参考图4与图5，在形成接触隔绝块SCISO的过程中，也会一并移除一部分的间隙壁170，导致间隙壁170的高度下降。接着所形成的接触隔绝块SCISO就会形成在部分间隙壁170的正上方。公知技术中的接触隔绝块SCISO通常位于间隙壁的侧边，而不会位于间隙壁的正上方。与公知技术相比，申请人发现接触隔绝块SCISO位于部分的间隙壁170正上方，更靠近位线BL的本体，可以填补间隙壁下降的空间，并增强储存点孔洞180的隔绝效果，避免形成的储存点接触SC产生漏电流，提高组件的质量。

另一方面，有一部分的接触隔绝块SCISO覆盖于短位线BLA的末端部分附近的短间隙壁170A，如此一来，可以优选保护短位线BLA的末端，避免电流从短位线BLA的末端流出。该些位于短位线BLA的末端部分附近的接触隔绝块(图4与图5中定义成接触隔绝块SCISO-1)与其他的接触隔绝块SCISO形状上略有不同，更具体而言其中段部分(也就是在横向方向上与短间隙壁170A对齐的部分)具有较窄的宽度W2，而上下两端部分则具有较宽的宽度W1。如此一来可以包覆住短位线BLA的末端的三个不同侧壁旁边的间隙壁(一个短间隙壁170A与两个长间隙壁170B的部分)，达到更好的保护效果。

综合以上说明书与图式，本实用新型提供一种半导体存储装置，其特征在于包含一衬底，定义有一存储区102以及一相邻的外围区104，多条位线BL设置在衬底100上，并且沿着一第一方向排列，其中各位线BL包含有一导电部分，且该位线包含有四个侧壁，一间隙壁170环绕该位线的四个侧壁，其中间隙壁170包含有两个短间隙壁170A覆盖于导电部分的两个末端，以及两个长间隙壁170B覆盖于导电部分的两个长侧边，以及多个接触隔绝块SCISO，位于任两相邻的位线BL之间，其中至少有一部分的接触隔绝块SCISO覆盖于间隙壁170的正上方。

在一些实施例中，长间隙壁170B还包含第一长间隙壁170B-1与第二长间隙壁170B-2，第二长间隙壁170B-2覆盖于第一长间隙壁170B-1的外侧，且其中第一长间隙壁170B-1的高度大于第二长间隙壁170B-2的高度。

在一些实施例中，短间隙壁170A的高度大于第二长间隙壁170B-2的高度，但短线隙壁170A的高度小于第一长间隙壁170B-1的高度。

在一些实施例中，其中位于外围区104内，至少包含有一接触隔绝块SCISO接触至少一个短间隙壁170A。

在一些实施例中，其中接触短间隙壁170A的接触隔绝块SCISO，也同时接触一部分的两个长间隙壁170B。

在一些实施例中，其中短间隙壁170A位于两个长间隙壁170B之间，且接触短间隙壁170A的接触隔绝块SCISO的一深度,大于接触长间隙壁170B的接触隔绝块SCISO的一深度。

在一些实施例中，其中接触短间隙壁170A的接触隔绝块SCISO，包含有一宽度较小的中央部分以及两宽度较大的两端部分。

在一些实施例中，其中宽度较小的中央部分与位线BL在第一方向(横向方向)对齐。

在一些实施例中，其中更定义两相邻的位线BL以及两相邻的接触隔绝块SCISO之间的区域为一储存点孔洞180，其中存储区102内，包含一导电层填满各储存点孔洞180，且位于储存点孔洞内的导电层被定义为多个储存点接触SC，且其中外围区104内的多数各储存点孔洞180内不包含导电层。

在一些实施例中，其中该多条位线包含有至少一长位线BLB以及至少一短位线BLA，其中长位线BLB与短位线BLA具有不同的延伸长度,其中长位线BLB的一末端旁的该短间隙壁的一顶面(H2)高于短位线BLA的一末端旁的该短间隙壁的一顶面(H2)。

在一些实施例中，其中外围区104与存储区102的一交界处(边界B)，储存点孔洞180仅被一部分的导电层填入，但未被导电层所填满。

在一些实施例中，其中多条位线BL包含有至少一长位线BLB以及至少一短位线BLA，其中长位线BLB与短位线BLA具有不同的延伸长度,其中长位线BLB的一末端旁的短间隙壁170A的一顶面高于短位线BLA的一末端旁的短间隙壁170A的一顶面。

在一些实施例中，其中长间隙壁170B或是短间隙壁170A的一顶面高度，小于位线BL的导电部分的一顶面高度。

综上所述，本实用新型的特征在于，制作接触隔绝块时，接触隔绝块会覆盖在部分的间隙壁正上方。此外，有一部分的接触隔绝块也包围位线的末端。如此一来，可以提高电性隔离效果，优选避免漏电流的产生，提高组件质量。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (11)

1.一种半导体存储装置，其特征在于包含：

一衬底，定义有一存储区以及一相邻的外围区；

多条位线设置在该衬底上，并且沿着一第一方向排列，其中各该位线包含有一导电部分，且该位线包含有四个侧壁；

一间隙壁环绕该位线的四个侧壁，其中该间隙壁包含有两个短间隙壁覆盖于该导电部分的两个末端，以及两个长间隙壁覆盖于该导电部分的两个长侧边；以及

多个接触隔绝块，位于任两相邻的位线之间，其中至少有一部分的接触隔绝块覆盖于该间隙壁的正上方。

2.依据权利要求第1项所述之半导体存储装置，其特征在于，其中该长间隙壁还包含一第一长间隙壁与一第二长间隙壁，该第二长间隙壁覆盖于该第一长间隙壁的外侧，且其中该第一长间隙壁的高度大于该第二长间隙壁的高度。

3.依据权利要求第2项所述之半导体存储装置，其特征在于，该短间隙壁的高度大于该第二长间隙壁的高度，但该短间隙壁的高度小于该第一长间隙壁的高度。

4.依据权利要求第1项所述之半导体存储装置，其特征在于，其中位于该外围区内，包含有一接触隔绝块，至少接触并包覆一个该短间隙壁。

5.依据权利要求第4项所述之半导体存储装置，其特征在于，其中接触该短间隙壁的该接触隔绝块，也同时接触一部分的该两个长间隙壁。

6.依据权利要求第4项所述之半导体存储装置，其特征在于，其中接触该短间隙壁的该接触隔绝块，包含有一宽度较小的中央部分以及两宽度较大的两端部分。

7.依据权利要求第6项所述之半导体存储装置，其特征在于，其中该宽度较小的中央部分与该位线在该第一方向对齐。

8.依据权利要求第1项所述之半导体存储装置，其特征在于，其中更定义两相邻的该位线以及两相邻的该接触隔绝块之间的区域为一储存点孔洞，其中该存储区内，包含一导电层填满各该储存点孔洞，且位于该储存点孔洞内的该导电层被定义为多个储存点接触，且其中该外围区内的多数各该储存点孔洞内不包含该导电层。

9.依据权利要求第8项所述之半导体存储装置，其特征在于，其中该外围区与该存储区的一交界处，该储存点孔洞仅被一部分的该导电层填入，但未被该导电层所填满。

10.依据权利要求第1项所述之半导体存储装置，其特征在于，其中该多条位线包含有至少一长位线以及至少一短位线，其中该长位线与该短位线具有不同的延伸长度,其中该长位线的一末端旁的该短间隙壁的一顶面高于该短位线的一末端旁的该短间隙壁的一顶面。

11.依据权利要求第1项所述之半导体存储装置，其特征在于，其中该短间隙壁的一顶面高度，小于该位线的该导电部分的一顶面高度。

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