CN110707083A - 半导体存储装置及其形成方法 - Google Patents

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Abstract

本发明公开一种半导体存储装置及其形成方法，该半导体存储装置包含基底、介电层、多个位线、位线插塞、侧壁结构与侧壁层。基底包含多个绝缘区以在基底内定义出多个主动区。介电层设置在基底上，介电层包含底层且其侧壁自介电层的其他层的侧壁而往内缩。多个位线沿着一方向设置在介电层上，且位线插塞设置在基底内，并位于多个位线下方。侧壁结构设置在各位线与介电层的侧壁上。侧壁层设置在侧壁结构上，其中，侧壁层直接接触侧壁结构与介电层的其他层。

Description

半导体存储装置及其形成方法
技术领域
本发明涉及一种半导体存储装置及其制作工艺，特别是一种随机动态处理存储器装置及其制作工艺。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamic randomaccess memory,DRAM)的设计也必须符合高集成度及高密度的要求。对于具备凹入式栅极结构的动态随机存取存储器而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的动态随机存取存储器。
一般来说，具备凹入式栅极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一晶体管元件与一电荷贮存装置串联组成，以接收来自于字符线(word line,WL)及位线(bit line,BL)的电压信号。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储器元件的效能及可靠度。
发明内容
本发明的一目的在于提供一种半导体存储装置的形成方法，其是通过制作工艺分别图案化位于位线下方的介电层的复合层结构，使得该介电层的复合层结构中仅其底层具有内缩的侧壁，而能暴露更多部分的基底。由此，本发明的形成方法可形成与基底的接触更为良好的插塞，构成结构更为优化的半导体存储装置，以改善存储接点与下方晶体管元件的电连接。
本发明的另一目的在于提供一种半导体存储装置，其是使设置在位线下方的介电层仅其底层具有内缩的侧壁，而暴露出更多部分的基底。由此，本发明的半导体存储装置可使得后续设置的插塞与基底之间可具有更大的接触面积，以获得更为优化的结构，有利于存储接点与下方晶体管元件之间的电连接。
为达上述目的，本发明的一实施例提供一种半导体存储装置的形成方法，其包含以下步骤。首先，提供一基底，该基底内形成有多个绝缘区以定义出多个主动(有源)区。接着，在该基底上形成一介电层，该介电层仅一底部的侧壁自该介电层的侧壁侧向蚀刻。然后，在该介电层上形成沿着一方向延伸的多个位线，并且，在该基底内形成至少一位线插塞，位于该些位线之一的下方。最后，再在各该位线的侧壁上形成一侧壁结构，并且在该侧壁结构的侧壁上形成一侧壁层，该侧壁层直接接触该侧壁结构与该介电层的其他部分的侧壁上。
为达上述目的，本发明的一实施例提供一种半导体存储装置，其包含一基底、一介电层、多个位线、一位线插塞、一侧壁结构与一侧壁层。该基底包含多个绝缘区以在该基底内定义出多个主动区。该介电层设置在该基底上，其包含一底层且该底层的侧壁自该介电层的其他层的侧壁而往内缩。该些位线沿着一方向设置在该介电层上，且该位线插塞设置在基底内，并位于该些位线之一的下方。该侧壁结构设置在各该位线的侧壁上，而该侧壁层则设置在该侧壁结构上，该侧壁层直接接触该侧壁结构与该介电层的该其他层。
整体来说，本发明的半导体存储装置是利用侧壁结构的制作工艺一并图案化部分的介电材料层，使得该介电材料层的复合层结构中仅部分层可与该侧壁结构的侧壁切齐，而剩余的底层则在后续定义插塞沟槽时再行移除。由此，所形成的介电层的各层侧壁则可不相互切齐，且仅有位于底部的氧化物层后续还会进一步被侧向蚀刻，而具有相较其他层(切齐该侧壁结构的侧壁)来说较呈内缩的一内缩侧壁，而不直接接触该侧壁层。藉此，本发明的半导体存储装置可在避免影响该插塞沟槽的整体深度、形状的前提下，尽可能地增加该基底的暴露面积。如此，之后形成在该插塞沟槽底部的插塞则可获得更多与该基底接触的部分，避免后续形成的存储接点与该晶体管元件之间的断路。
附图说明
图1至图4为本发明第一实施例中半导体存储装置的形成方法的步骤示意图，其中：
图1为一半导体存储装置于形成方法中的上视示意图；
图2为图1沿着切线A-A’的剖面示意图；
图3为一半导体存储装置于进行一蚀刻制作工艺后的剖面示意图；以及
图4为一半导体存储装置于形成一插塞后的剖面示意图。
图5至图10为本发明第二实施例中半导体存储装置的形成方法的步骤示意图，其中：
图5为一半导体存储装置于形成材料层后的剖面示意图；
图6为一半导体存储装置于形成侧壁结构后的剖面示意图；
图7为一半导体存储装置于形成另一材料层后的剖面示意图；
图8为一半导体存储装置于进行一蚀刻制作工艺后的剖面示意图；
图9为一半导体存储装置于进行另一蚀刻制作工艺后的剖面示意图；以及
图10为一半导体存储装置于形成一插塞后的剖面示意图。
图11为本发明另一实施例中半导体存储装置的形成方法的步骤示意图。
主要元件符号说明
100 基底
101 绝缘区
101a 开口
103 主动区
130 介电层
131、131a 氧化物层
133、133a 氮化物层
135、135a 氧化物层
140 字符线
160 位线
160a 位线接触插塞
161 半导体层
163 阻障层
165 金属层
167 掩模层
170 侧壁结构
171、173 间隙壁
175 侧壁层
190 导体层
230 介电材料层
230a 介电层
231、231a 氧化物层
233、233a 氮化物层
235、235a 氧化物层
270 侧壁结构
271 氧化硅材料层
271a 间隙壁
273 氮化硅材料层
273a 间隙壁
275 侧壁材料层
275a 侧壁层
290、291 导体层
D1、D2 方向
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图4，所绘示者为本发明第一实施例中，半导体存储装置的形成方法的步骤示意图，其中图1为形成阶段中半导体存储装置的上视示意图，图2至图4则为形成阶段中半导体存储装置的剖面示意图。本实施例的半导体存储装置例如是一随机动态处理存储器(dynamic random access memory,DRAM)装置，其包含有至少一晶体管结构(未绘示)以及至少一电容结构(未绘示)，以作为随机动态处理存储器阵列中的最小组成单元(memory cell)并接收来自于位线160及字符线140的电压信号。
该半导体存储装置包含一基底100，例如是一硅基底、含硅基底(如SiC,SiGe等)或硅覆绝缘(silicon-on-insulator,SOI)基底等，基底100内还形成有至少一绝缘区101，例如是一浅沟槽隔离(shallow trench isolation,STI)，而在基底100上定义出多个主动区(active area,AA)103。绝缘区101的制作工艺例如是先利用蚀刻方式而于基底100中形成多个沟槽，再于该沟槽中填入一绝缘材料(如氧化硅或氮氧化硅等)而形成，但并不以此为限。
如图1所示，基底100内还可形成有多个埋藏式栅极(未绘示)，该些埋藏式栅极较佳是相互平行地沿着同一方向D1延伸，并横跨主动区103，而形成该半导体存储装置的埋藏式字符线(buried word line,BWL)140。而该些埋藏式栅极两侧的基底100内还可形成有多个源极/漏极区(未绘示)，使该些埋藏式栅极与该些源极/漏极区可共同构成该半导体存储器装置的该晶体管结构。而基底100上则可形成有多个位线160，其是相互平行地沿着垂直于埋藏式字符线140的另一方向D2延伸，以同时横跨主动区103与位于基底100内的埋藏式字符线140。位线160是分别形成在基底100的一介电层130上，且各位线160例如包含依序堆叠的一半导体层161、一阻障层163、一金属层165与一掩模层167。部分位线160下方还形成有一位线接触插塞(bit line contact,BLC)160a，其例如是与位线160的半导体层161一体成形，如图2所示。在本实施例中，介电层130较佳具有一复合层结构，例如是包含一氧化物层131-氮化物层133-氧化物层135(oxide-nitride-oxide,ONO)结构，但不以此为限。
接着，形成环绕各位线160的一侧壁结构170与一侧壁层175，其中，侧壁结构170例如包含由间隙壁171、间隙壁173所组成的一复合结构。在本实施例中，位于各位线160两侧的间隙壁171、173是通过不同的沉积与蚀刻制作工艺而形成，使得间隙壁171、173在沿着方向D1的剖面上皆呈现长条状，但分别具有不同的材质，如图2所示。详细来说，可先进行间隙壁171的制作工艺，在位线160与基底100上整体性地沉积一氮化硅材料层(未绘示)、覆盖各位线160与位线接触插塞160a并进行一回蚀刻制作工艺，使间隙壁171可包含氮化硅等材质；然后，再进行间隙壁173的制作工艺，整体性地沉积一氧化硅材料层(未绘示)并进行一回蚀刻制作工艺，而使间隙壁173可包含氧化硅等材质，但不以此为限。此外，需注意的是，在进行间隙壁171的回蚀刻制作工艺后，还可选择进一步图案化下方的一介电材料层(未绘示)以形成介电层130。其中，该介电材料层是在基底100内的字符线140形成后即形成在基底100表面，完整地覆盖绝缘区101与主动区103，并且于定义位线接触插塞160的开口时先部分移除(第一次图案化)该介电材料层与其下方的基底100，后续，则再在形成间隙壁171时，再次部分移除(再次图案化)该介电材料层而形成介电层130。
如此，使得位线160与其两侧的间隙壁171一并被形成在介电层130上，而间隙壁173则是直接形成在基底100的主动区103或绝缘区101上，如图2所示。然而，在其他实施例中，也可选择在形成位线160时，即再次图案化该介电材料层，或者是选择在进行间隙壁173的回蚀刻制作工艺后，再次图案化该介电材料层，使该介电层与该侧壁结构可具有不同的设置样态。而侧壁层175则是整体性地覆盖在基底100、位线160与侧壁结构170上，其例如包含氮化硅等材质。也就是说，在本实施例中，该侧壁层175较佳包含与间隙壁171相同、并与间隙壁173不同且具蚀刻选择的材质，但不以此为限。
而后，继续于各位线160之间定义出多个插塞沟槽(未绘示)并于其内形成插塞。在本实施例中，例如可选择在侧壁层175形成之后，先后进行一沉积制作工艺与一平坦化制作工艺，如一化学机械研磨(chemical-mechanical polishing,CMP)制作工艺，在基底100上形成一层间介电层(interlayer dielectric layer,ILD,未绘示)，以至少填满各位线160之间的空间并具有整体上平坦的顶表面。该层间介电层例如是包含与侧壁层175具蚀刻选择的材质，如氧化硅或氮氧化硅等。通过该层间介电层与侧壁层175之间的蚀刻选择可进行一自对准双重曝光技术(self-aligned double patterning lithography,SADP)，移除各位线160之间的该层间介电层与其下方的侧壁层175，暴露出各位线160之间的基底100与绝缘区101，如图3所示，以定义出该些插塞沟槽。之后，再于各该插塞沟槽内形成可直接接触基底100及/或绝缘区101的一导体层190，例如是通过一外延成长(epitaxial growth)制作工艺而形成的硅磷(SiP)等，以作为后续该半导体存储装置的存储接点插塞(storage nodecontact,SNC)。
由此，即完成本发明第一实施例中的半导体存储装置。根据本实施例的形成方法，其是直接利用该层间介电层与侧壁层175之间的蚀刻选择而直接定义出该些插塞沟槽，以便继续形成后续的导体层190与存储接点。因此，可在制作工艺简化的前提下形成该半导体存储装置。然而，由于该半导体存储装置的该些插塞沟槽的形成位置与下方基底100主动区103的位置无法完全对位(如图4所示)，在某些情况下若发生该些插塞沟槽的形成位置过度偏移，或者是基底100上的侧壁层175不完全蚀刻时，则会严重影响到基底100主动区103的暴露程度，并影响到后续导体层190的形成。如此，所形成的半导体存储装置极有可能发生存储接点插塞断路等缺陷。
因此，本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明形成半导体存储装置的方法也可能有其它态样，而不限于前述。因此，下文将进一步针对本发明形成半导体存储装置的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参照图5至图10所示，其绘示本发明第二实施例中半导体存储装置的形成方法的步骤示意图。本实施例的前段步骤大体上与前述第一实施例相同，包含形成基底100、字符线140与位线160等，在此不在赘述。本实施例的制作工艺与前述第一实施例主要差异在于侧壁结构270与介电层230a的形成。
详细来说，本实施例的介电材料层230在定义完位线接触插塞160a的开口后即形成，其同样包含一复合层结构，例如是包含一氧化物层231-氮化物层233-氧化物层235(oxide-nitride-oxide,ONO)结构，但不以此为限。并且，在形成位线160时，是利用如图5所示的介电材料层230的顶层(氧化物层235)作为蚀刻停止层，使得介电材料层230在位线160形成后仍维持覆盖于大部分的基底100上。接着，依序于基底100上形成一氮化硅材料层271与一氧化硅材料层273，整体性地覆盖位线160与介电材料层230。其中，氮化硅材料层271同样是覆盖在各位线160与位线接触插塞160a上，如图5所示，而氧化硅材料层273则直接覆盖在氮化硅材料层271上。
接着，进行一回蚀刻制作工艺，同时移除位于位线160顶表面与基底100及/或绝缘区101顶表面的氧化硅材料层273与氮化硅材料层271，形成位于各位线160两侧的间隙壁273a与间隙壁271a，以构成侧壁结构270。在本实施例中，因间隙壁271a、273a是通过同一道蚀刻制作工艺所形成，使得间隙壁271a在沿着方向D1的剖面上可呈现L状，而间隙壁273a则呈现长条状，如图6所示。此外，需注意的是，本实施例是选择在蚀刻氧化硅材料层273与氮化硅材料层271时，再次图案化部分的介电材料层230，特别是该复合层结构中的氮化物层233与氧化物层235，并以下方的氧化物层231作为停止层。由此，使得本实施例的位线160与间隙壁271a、273a是形成在部分的介电材料层230(即氮化物层233a与氧化物层235a)上，并且使得间隙壁271a、273a与氮化物层233a与氧化物层235a)具有切齐的侧壁，如图6所示。另一方面，介电材料层230的其余部分(即氧化物层231)则保留原有的样态，仍覆盖在大部分的基底100上而在方向D1是呈现侧向突出于侧壁结构270的态样。
然后，继续于侧壁结构270上形成侧壁层275a。首先，如图7所示，先于侧壁结构270上形成侧壁材料层275，以整体性地覆盖在基底100、位线160与侧壁结构270上，再进行一蚀刻制作工艺，例如是一干蚀刻制作工艺，移除位于各位线160顶表面与基底100及/或绝缘区101顶表面的侧壁材料层275，形成如图8所示的侧壁层275a，暴露出下方的氧化物层231。在本实施例中，该侧壁层275a同样可选择包含与间隙壁271a相同、与间隙壁273a不同且具蚀刻选择的材质，如氮化硅等，但不以此为限。
之后，进行另一蚀刻制作工艺，例如是一湿蚀刻制作工艺，利用稀释氢氟酸(dilute HF,DHF)等蚀刻剂选择性地移除氧化物层231，而不蚀刻下方的基底100及/或绝缘区101等。也就是说，该另一蚀刻制作工艺不仅完全移除暴露的氧化物层231，还进一步移除位于侧壁层275a与侧壁结构270下方的部分氧化物层231，形成氧化物层231a，其蚀刻后的侧壁例如是位于间隙壁271a下方，如图9所示。如此，使得所形成的介电层230a的各层侧壁不相互切齐，且仅有位于底层的氧化物层231a具有内缩的一内缩侧壁。该内缩侧壁可以呈现如图9所示的一垂直表面，或者是因应蚀刻轮廓而呈现一曲面(curve surface,未绘示)，但不以此为限。然而，在其他实施例中，也可选择调整该另一蚀刻制作工艺的蚀刻时程，而选择性地使氧化物层231被蚀刻后的侧壁位于间隙壁273a或者是位线160的下方。由此，即可在不影响该插塞沟槽的整体深度、形状的前提下，尽可能地增加下方基底100主动区103的暴露面积。
后续，则如前述第一实施例所述，在各位线160之间形成至少填满各位线160之间的空间的该层间介电层、在该层间介电层内定义出多个插塞沟槽(未绘示)并于该些插塞沟槽内形成一导体层290。导体层290同样可通过一外延成长制作工艺而形成，其例如是包含硅磷等材质，以作为后续该半导体存储装置的存储接点插塞。如此，本实施例所形成的导体层290可进一步具有深入侧壁层275a与侧壁结构270下方的一部分，进而提升导体层290与基底100主动区103之间的接触，以避免后续形成的存储接点与该晶体管元件之间的断路。此外，在另一实施例中，当绝缘区101选择包含氧化硅时，该另一蚀刻制作工艺则会进一步向下蚀刻暴露的绝缘区101，形成深入绝缘区101内的一开口101a，如图11所示具有向下凹陷的一曲面。如此，导体层291在形成时，还可进一步深入绝缘区101的开口101a内，在提升导体层291与基底100主动区103之间的接触之余，构成更为优化导体层291的结构。
由此，即完成本发明第二实施例中的半导体存储装置。根据本实施例的形成方法，是在形成侧壁结构270时一并图案化部分的介电材料层230，使得介电材料层230中的氮化物层233a与氧化物层235a可与侧壁结构270的侧壁切齐，而介电材料层230中的氧化物层231则仍完整覆盖在基底100上。因此，在后续的制作工艺中，即可通过一湿蚀刻制作工艺选择性地移除氧化物层231，形成各膜层的侧壁不完全切齐的介电层230a，同时使得该些插塞沟槽可在整体深度、形状不受影响的前提下，尽可能地增加基底100主动区103的暴露面积。在此情况下，使得形成在该些插塞沟槽底部的导体层290可与基底100主动区103之间具有更大的接触面积，以避免后续形成的存储接点与该晶体管元件之间的断路。
整体来说，本发明的半导体存储装置是利用侧壁结构的制作工艺一并图案化部分的介电材料层，使得该介电材料层的复合层结构中仅部分层可与该侧壁结构的侧壁切齐，而剩余的底层则在后续定义插塞沟槽时再行移除。由此，所形成的介电层的各层侧壁则可不相互切齐，且仅有位于底部的氧化物层后续还会进一步被侧向蚀刻，而具有相较其他层(切齐该侧壁结构的侧壁)来说较呈内缩的一内缩侧壁，而不直接接触该侧壁层。藉此，本发明的半导体存储装置可在避免影响该插塞沟槽的整体深度、形状的前提下，尽可能地增加该基底的暴露面积。如此，之后形成在该插塞沟槽底部的插塞则可获得更多与该基底接触的部分，避免后续形成的存储接点与该晶体管元件之间的断路。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体存储装置，其特征在于，包含：
基底，包含多个绝缘区以在该基底内定义出多个主动区；
介电层，设置在该基底上，该介电层包含复合层结构，该复合层结构的底层具有内缩侧壁；
多个位线，沿着一方向设置在该介电层上；
至少一位线插塞，设置在基底内，并位于该些位线之一的下方；
侧壁结构，设置在各该位线的侧壁上；以及
侧壁层，设置在该侧壁结构上，该侧壁层直接接触该侧壁结构与该介电层的该复合层结构的其他层。
2.依据权利要求1所述的半导体存储装置，其特征在于，该侧壁结构包含第一间隙壁与第二间隙壁，该第一间隙壁与该第二间隙壁包含不同的材质。
3.依据权利要求2所述的半导体存储装置，其特征在于，该第一间隙壁直接接触各该位线与该至少一位线接触插塞的两侧。
4.依据权利要求2所述的半导体存储装置，其特征在于，该底层的该内缩侧壁于一投影方向上位于该第一间隙壁下方。
5.依据权利要求2所述的半导体存储装置，其特征在于，该侧壁层与该第一间隙壁包含相同的材质。
6.依据权利要求1所述的半导体存储装置，其特征在于，该底层的该内缩侧壁于一投影方向上位于该些位线下方。
7.依据权利要求1所述的半导体存储装置，其特征在于，该介电层包含氧化物-氮化物-氧化物结构。
8.依据权利要求1所述的半导体存储装置，其特征在于，该侧壁结构的侧壁与该介电层的该其他层切齐。
9.依据权利要求1所述的半导体存储装置，其特征在于，该侧壁层不直接接触该介电层的该底层。
10.一种半导体存储装置的形成方法，其特征在于，包含：
提供基底，该基底内形成有多个绝缘区以定义出多个主动区；
在该基底上形成介电层，该介电层中仅底部的侧壁被侧向蚀刻；
在该介电层上形成沿着一方向延伸的多个位线；
在该基底内形成至少一位线插塞，位于该些位线之一的下方；
在各该位线的侧壁上形成侧壁结构；以及
在该侧壁结构的侧壁上形成侧壁层，该侧壁层直接接触该侧壁结构与该介电层的其他部分的侧壁。
11.依据权利要求10所述的半导体存储装置的形成方法，其特征在于，该介电层的形成包含：
在该基底上形成介电材料层，覆盖该些绝缘区与该些主动区，该介电材料层具有复合层结构；以及
图案化部分的该复合层结构。
12.依据权利要求11所述的半导体存储装置的形成方法，其特征在于，该侧壁结构的形成包含：
形成第一材料层，覆盖该些位线与该介电材料层；
形成第二材料层，覆盖该第一材料层；以及
当图案化该部分的该复合层结构时，同时图案化该第二材料层与该第一材料层，以形成该侧壁结构并且使该复合层结构的底层侧向突出于该侧壁结构。
13.依据权利要求12所述的半导体存储装置的形成方法，其特征在于，当图案化该部分的该复合层结构后，该侧壁结构的侧壁与该复合层结构的其他层的侧壁切齐。
14.依据权利要求12所述的半导体存储装置的形成方法，其特征在于，该侧壁层的形成包含：
形成侧壁材料层覆盖该侧壁结构与该复合层结构；以及
图案化该侧壁材料层，以暴露出该复合层结构的该底层。
15.依据权利要求14所述的半导体存储装置的形成方法，其特征在于，还包含：
进行蚀刻制作工艺，仅移除该复合层结构的该底层，形成该介电层。
16.依据权利要求15所述的半导体存储装置的形成方法，其特征在于，在该侧壁层形成之后进行该蚀刻制作工艺。
17.依据权利要求10所述的半导体存储装置的形成方法，其特征在于，该侧壁结构包含第一间隙壁与第二间隙壁，该第一间隙壁还形成在该至少一位线接触插塞的两侧壁上。
18.依据权利要求17所述的半导体存储装置的形成方法，其特征在于，该介电层的该底部的该侧壁于一投影方向上位于该第一间隙壁下方。
19.依据权利要求10所述的半导体存储装置的形成方法，其特征在于，该介电层的该底部的该侧壁于一投影方向上位于该些位线下方。
20.依据权利要求10所述的半导体存储装置的形成方法，其特征在于，该介电层包含氧化物-氮化物-氧化物结构。
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US17/191,712 US11632887B2 (en) 2018-08-23 2021-03-04 Semiconductor memory device having a multilayer dielectric structure with a retracted sidewall below a bit line

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111653568A (zh) * 2020-06-01 2020-09-11 中国科学院微电子研究所 一种半导体结构及其制造方法、dram和半导体芯片
CN113838852A (zh) * 2021-11-10 2021-12-24 福建省晋华集成电路有限公司 半导体存储装置及其形成方法
CN115458475A (zh) * 2021-06-09 2022-12-09 华邦电子股份有限公司 半导体存储器结构及其形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
TW202308119A (zh) * 2021-04-30 2023-02-16 美商應用材料股份有限公司 利用自對準位元線製程縮放dram之方法
US11610900B2 (en) * 2021-05-07 2023-03-21 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor memory device
CN115346923A (zh) * 2021-05-13 2022-11-15 长鑫存储技术有限公司 半导体器件及其形成方法
CN113471202B (zh) * 2021-07-06 2023-06-30 福建省晋华集成电路有限公司 半导体存储装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1770459A (zh) * 2004-11-03 2006-05-10 力晶半导体股份有限公司 多阶分离栅极快闪存储器
US20090020880A1 (en) * 2007-07-18 2009-01-22 Samsung Electronics Co., Ltd. Wiring structure in a semiconductor device and method of forming a wiring structure in a semiconductor device
CN104979359A (zh) * 2014-04-01 2015-10-14 旺宏电子股份有限公司 集成电路及其制造方法
CN110767653A (zh) * 2018-07-27 2020-02-07 三星电子株式会社 用于改善器件特性的半导体器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102036345B1 (ko) * 2012-12-10 2019-10-24 삼성전자 주식회사 반도체 소자
KR102161800B1 (ko) * 2013-12-06 2020-10-06 삼성전자주식회사 반도체 소자 및 이의의 제조 방법
KR20160001426A (ko) * 2014-06-27 2016-01-06 삼성전자주식회사 반도체 소자
KR102238951B1 (ko) * 2014-07-25 2021-04-12 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102321390B1 (ko) * 2014-12-18 2021-11-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102289376B1 (ko) * 2015-01-19 2021-08-17 에스케이하이닉스 주식회사 에어갭을 구비한 반도체 장치 및 그 제조방법
KR102444838B1 (ko) * 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102421592B1 (ko) * 2015-11-03 2022-07-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102406663B1 (ko) * 2016-07-06 2022-06-08 삼성전자주식회사 집적회로 소자의 제조 방법
KR102489949B1 (ko) * 2016-12-13 2023-01-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN108389861B (zh) * 2017-02-03 2019-06-28 联华电子股份有限公司 半导体元件及其形成方法
KR102359266B1 (ko) * 2017-08-31 2022-02-07 삼성전자주식회사 반도체 소자
KR102490277B1 (ko) * 2017-09-26 2023-01-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102410013B1 (ko) * 2017-10-20 2022-06-16 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102369630B1 (ko) * 2018-01-03 2022-03-03 삼성전자주식회사 메모리 소자 및 이의 제조방법
KR102661930B1 (ko) * 2018-08-13 2024-04-29 삼성전자주식회사 집적회로 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1770459A (zh) * 2004-11-03 2006-05-10 力晶半导体股份有限公司 多阶分离栅极快闪存储器
US20090020880A1 (en) * 2007-07-18 2009-01-22 Samsung Electronics Co., Ltd. Wiring structure in a semiconductor device and method of forming a wiring structure in a semiconductor device
CN104979359A (zh) * 2014-04-01 2015-10-14 旺宏电子股份有限公司 集成电路及其制造方法
CN110767653A (zh) * 2018-07-27 2020-02-07 三星电子株式会社 用于改善器件特性的半导体器件

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111653568A (zh) * 2020-06-01 2020-09-11 中国科学院微电子研究所 一种半导体结构及其制造方法、dram和半导体芯片
CN111653568B (zh) * 2020-06-01 2023-02-03 中国科学院微电子研究所 一种半导体结构及其制造方法、dram和半导体芯片
CN115458475A (zh) * 2021-06-09 2022-12-09 华邦电子股份有限公司 半导体存储器结构及其形成方法
CN113838852A (zh) * 2021-11-10 2021-12-24 福建省晋华集成电路有限公司 半导体存储装置及其形成方法
CN113838852B (zh) * 2021-11-10 2024-01-23 福建省晋华集成电路有限公司 半导体存储装置及其形成方法

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US11632887B2 (en) 2023-04-18
CN110707083B (zh) 2022-02-01
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US20200066728A1 (en) 2020-02-27
US20210193665A1 (en) 2021-06-24

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