CN115346923A - 半导体器件及其形成方法 - Google Patents

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CN115346923A CN202110524592.7A CN202110524592A CN115346923A CN 115346923 A CN115346923 A CN 115346923A CN 202110524592 A CN202110524592 A CN 202110524592A CN 115346923 A CN115346923 A CN 115346923A
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Abstract

本申请实施例提供一种半导体器件及其形成方法，其中，所述方法包括：提供半导体衬底，所述半导体衬底包括多个沿第一方向间隔排布的位线结构；在所述位线结构的表面填充导电材料，形成覆盖于所述位线结构表面的导电层，所述导电层的顶表面超出于所述位线结构的顶表面；刻蚀所述导电层，形成多个相互独立的第一导电层和位于每一所述第一导电层之上的第二导电层。通过本申请，能够极大地简化半导体器件的制备工艺流程，降低半导体器件的制造成本。

Description

半导体器件及其形成方法
技术领域
本申请涉及半导体技术领域，涉及但不限于一种半导体器件及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每一个存储单元通常包括电容器和晶体管，晶体管的源极通过存储节点接触(Node Contact，NC)和着陆焊盘(Landing Pad，LP)与电容器连接，进而实现读取存储在电容器中的数据信息，或者，将数据信息写入电容器中进行存储。
相关技术中，首先，通过形成两个彼此相交的掩膜图案来定义一接触孔，并在接触孔中填充导电材料，形成存储节点接触；其次，在存储节点接触之上通过构图工艺形成着陆焊盘，由此可见，相关技术中形成存储节点接触和着陆焊盘的过程需要高级的曝光技术来形成更加精细的图案，这对高曝光率是一个严峻的挑战。另外，相关技术中的存储节点接触和着陆焊盘的形成过程步骤繁多，工艺较为复杂，半导体器件的制造成本较高。
发明内容
有鉴于此，本申请实施例提供一种半导体器件及其形成方法，能够极大地简化半导体器件的制备工艺流程，降低半导体器件的制造成本。
第一方面，本申请实施例提供一种半导体器件的形成方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括多个沿第一方向间隔排布的位线结构；
在所述位线结构的表面填充导电材料，形成覆盖于所述位线结构表面的导电层，所述导电层的顶表面超出于所述位线结构的顶表面；
刻蚀所述导电层，形成多个相互独立的第一导电层和位于每一所述第一导电层之上的第二导电层。
在一些实施例中，所述导电材料包括第一导电材料和第二导电材料；所述导电层包括第一初始导电层和第二初始导电层；
所述在所述位线结构的表面填充导电材料，形成覆盖于所述位线结构表面的导电层，包括：
在所述位线结构的表面填充第一导电材料，形成覆盖于所述位线结构表面的所述第一初始导电层；
对所述第一初始导电层进行回刻，以暴露出所述位线结构的部分位线掩膜层；
在回刻后的所述第一初始导电层的表面填充第二导电材料，形成覆盖于所述部分位线掩膜层表面的所述第二初始导电层，所述第二初始导电层的顶表面超出于所述位线掩膜层的顶表面。
在一些实施例中，所述刻蚀所述导电层，形成多个相互独立的第一导电层和位于每一所述第一导电层之上的第二导电层，包括：
沿第三方向，对所述第一初始导电层和所述第二初始导电层依次进行第一刻蚀处理，形成沿第二方向相互独立的第一刻蚀导电层和沿所述第二方向相互独立的第二刻蚀导电层；
沿所述第三方向，对所述第二刻蚀导电层进行第二刻蚀处理，形成多个相互独立的第一导电层和位于每一所述第一导电层之上的第二导电层；
其中，所述第二方向垂直于所述第一方向，所述第二方向与所述第一方向构成的平面平行于所述半导体衬底所在的平面，所述第三方向垂直于所述半导体衬底所在的平面。
在一些实施例中，所述沿所述第三方向，对所述第二刻蚀导电层进行第二刻蚀处理，形成多个相互独立的第一导电层和位于每一所述第一导电层之上的第二导电层，包括：
沿所述第三方向，对所述位线掩膜层之上的所述第二刻蚀导电层进行部分刻蚀处理，暴露出部分所述位线掩膜层，形成沿所述第一方向相互独立的所述第一导电层和位于每一所述第一导电层之上的所述第二导电层。
在一些实施例中，所述第一刻蚀处理包括：
在所述第二初始导电层的表面形成具有第一掩膜图案的第一掩膜层；
通过所述第一掩膜层，依次刻蚀所述第二初始导电层和所述第一初始导电层，以实现将所述第一掩膜图案转移至所述第二初始导电层和所述第一初始导电层中，形成沿所述第二方向相互独立的所述第一刻蚀导电层和沿所述第二方向相互独立的所述第二刻蚀导电层。
在一些实施例中，所述第一掩膜层包括依次堆叠的第一硬掩膜层、第一抗反射层和第一光刻胶层；
所述在所述第二初始导电层的表面形成具有第一掩膜图案的第一掩膜层，包括：
在所述第二初始导电层的表面形成第一硬掩膜层、第一抗反射层和第一光刻胶层；其中，所述第一光刻胶层具有第一初始掩膜图案；
在具有所述第一初始掩膜图案的所述第一光刻胶层的表面形成隔离层；
对所述隔离层和所述第一初始掩膜图案依次进行刻蚀，保留位于所述第一初始掩膜图案侧壁的隔离层，形成隔离侧墙图案；
通过所述隔离侧墙图案，刻蚀所述第一抗反射层和所述第一硬掩膜层，以形成具有所述第一掩膜图案的所述第一掩膜层。
在一些实施例中，所述方法还包括：
在形成沿所述第二方向相互独立的所述第一刻蚀导电层和沿所述第二方向相互独立的所述第二刻蚀导电层之后，且在所述第二刻蚀处理之前，在任意相邻的两个第一刻蚀导电层之间的第一刻蚀沟槽和任意相邻的两个第二刻蚀导电层之间的第二刻蚀沟槽中填充存储接触隔离材料，形成存储接触隔离层；
对所述存储接触隔离层进行刻蚀处理，去除位于所述第二刻蚀导电层顶表面的所述存储接触隔离层。
在一些实施例中，所述方法还包括：
在所述第一刻蚀沟槽和所述第二刻蚀沟槽中填充所述存储接触隔离材料时，形成位于所述存储接触隔离层中心的空气隙。
在一些实施例中，所述存储接触隔离材料包括氮化硅。
在一些实施例中，所述第二刻蚀处理包括：
在所述第二刻蚀导电层的表面和所述存储接触隔离层的表面形成具有第二掩膜图案的第二掩膜层；
通过所述第二掩膜图案，刻蚀去除部分位于所述位线掩膜层之上的所述第二刻蚀导电层，保留的所述第二刻蚀导电层形成所述第二导电层。
在一些实施例中，所述第二掩膜层包括依次堆叠的第二硬掩膜层、第二抗反射层和第二光刻胶层；
所述在所述第二刻蚀导电层的表面和所述存储接触隔离层的表面形成具有第二掩膜图案的第二掩膜层，包括：
在所述第二刻蚀导电层和所述存储接触隔离层的表面，依次沉积形成第二硬掩膜层、第二抗反射层和第二光刻胶层；其中，所述第二光刻胶层具有第二掩膜图案；所述第二掩膜图案包括多个沿所述第一方向平行排列的子图案；每一所述子图案在与所述半导体衬底平行的平面内的延伸方向，与所述第一方向具有一夹角，所述夹角不等于90度；
通过每一所述子图案，依次刻蚀所述第二抗反射层和所述第二硬掩膜层，以形成具有所述第二掩膜图案的所述第二掩膜层。
第二方面，本申请实施例提供一种半导体器件，所述半导体器件通过上述半导体器件的形成方法形成，所述半导体器件包括：
半导体衬底，所述半导体衬底上形成有多个间隔排布的有源区；
位线结构，所述位线结构包括位线接触层、位线金属层和位线掩膜层；所述位线金属层通过所述位线接触层与所述有源区相交；所述位线结构沿第一方向间隔排布；
第一导电层和第二导电层，所述第一导电层通过所述第二导电层连接至电容器；
其中，所述第二导电层包括位于部分第一导电层之上的、具有第一预设高度的第一结构和位于部分所述位线结构之上的、具有第二预设高度的第二结构；所述第一预设高度大于所述第二预设高度。
在一些实施例中，所述半导体器件还包括：存储接触隔离层；
所述存储接触隔离层位于任意相邻两个第一导电层之间，且位于任意相邻两个第二导电层之间。
在一些实施例中，所述半导体器件还包括：空气隙；
所述空气隙位于沿第二方向依次排列的所述存储接触隔离层中；
其中，所述第二方向垂直于所述第一方向，所述第二方向与所述第一方向构成的平面平行于所述半导体衬底所在的平面。
在一些实施例中，所述空气隙由第一部分和第二部分组成；
所述空气隙的第一部分位于相邻两个第一导电层之间的存储接触隔离层中，所述空气隙的第二部分位于与所述相邻两个第一导电层对应的相邻两个第二导电层之间的存储接触隔离层中。
在一些实施例中，所述空气隙沿第三方向的具有第三预设高度；所述存储接触隔离层沿所述第三方向具有第四预设高度；
所述第四预设高度大于所述第三预设高度，且所述第四预设高度与所述第三预设高度之间的差值小于预设差值；
其中，所述第三方向垂直于所述半导体衬底所在的平面。
本申请实施例提供的半导体器件及其形成方法，所述半导体器件的形成方法包括：提供半导体衬底，半导体衬底包括多个沿第一方向间隔排布的位线结构；在位线结构的表面填充导电材料，形成覆盖于位线结构表面的导电层，导电层的顶表面超出于位线结构的顶表面；刻蚀导电层，形成多个相互独立的第一导电层和位于每一第一导电层之上的第二导电层。本申请实施例中，由于可以通过直接刻蚀导电层，形成多个相互独立的第一导电层和位于每一第一导电层之上的第二导电层，进而形成半导体器件，如此，能够极大地简化半导体器件的制备工艺流程，降低半导体器件的制造成本。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本申请实施例提供的半导体器件的形成方法的一种可选的流程示意图；
图2a～2e为本申请实施例提供的形成导电层的流程示意图；
图3a～3k、4a～4g为本申请实施例提供的形成第一导电层和第二导电层的流程示意图；
图5a和5b为本申请实施例提供的半导体器件的一种可选的结构示意图；
附图标记说明如下：
200/300—半导体衬底；201/301—位线结构；2011/3011—位线接触层；2012/3012—位线金属层；2013/3012—位线掩膜层；2012-1—金属钨层；2012-2—多金属层；202—第二介质层；203—第一初始导电层；203-1—第一初始导电层的顶表面；204—第二初始导电层；204-1—第二初始导电层的顶表面；205—第一硬掩模层；206—第一抗反射层；207—第一光刻胶层；2071—条状图案；208—隔离层；2081—隔离侧墙图案；203'—第一刻蚀导电层；204'—第二刻蚀导电层；209/309—存储接触隔离层；209-1—存储接触隔离层的顶表面；204'-1—第二刻蚀导电层的顶表面；2091/3091—空气隙；210—第二硬掩膜层；211—第二抗反射层；212—第二光刻胶层；2121—子图案；203”/303—第一导电层；204”/304—第二导电层；30—半导体器件；302—介质层；305—绝缘层；306—第一电极层；307—介电层；308—第二电极层；T1—第一刻蚀沟槽；T2—第二刻蚀沟槽。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对发明的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
在后续的描述中，使用用于表示元件的诸如“模块”或“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”或“单元”可以混合地使用。
本申请实施例提供一种半导体器件的形成方法，图1为本申请实施例提供的半导体器件的形成方法的一种可选的流程示意图，如图1所示，所述方法包括以下步骤：
步骤S101、提供半导体衬底，所述半导体衬底包括多个沿第一方向间隔排布的位线结构。
这里，所述半导体衬底的材料可以选择硅(Si)、硅锗合金(SiGe)、碳化硅(SiC)、氧化铝(Al2O3)、氮化铝(AlN)、氧化锌(ZnO)、氧化镓(Ga2O3)或铝酸锂(LiAlO2)等中的任意一种。由于Si衬底价格低廉，且易于掺杂，同时易于发生反应生成异质的隔离层，因此，本申请实施例中选择Si作为衬底。
所述半导体衬底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义垂直衬底顶表面和底表面的方向为第三方向。在衬底顶表面和底表面(即衬底所在的平面)方向上，定义两彼此相交(例如彼此垂直)的第一方向和第二方向，例如，可以定义多个位线结构的排列方向为第一方向，基于所述第一方向和所述第二方向可以确定所述半导体衬底的平面方向。这里，所述第一方向、所述第二方向和所述第三方向两两垂直。本申请实施例中，定义所述第一方向为X轴方向，定义所述第二方向为Y轴方向，定义所述第三方向为Z轴方向。
在一些实施例中，位线结构包括依次形成于所述半导体衬底上的位线接触层、位线金属层和位线掩膜层。本申请实施例中，所述半导体衬底包括至少一个位线结构。
步骤S102、在所述位线结构的表面填充导电材料，形成覆盖于所述位线结构表面的导电层。
其中，所述导电层的顶表面超出于所述位线结构的顶表面。
这里，所述导电材料可以是任意一种金属材料或者半导体材料，所述导电材料还可以是多种金属材料的混合材料、多种半导体材料的混合材料或者金属材料和半导体材料的混合材料。本申请实施例中，所述导电材料包括第一导电材料和第二导电材料；所述导电层包括第一初始导电层和第二初始导电层。
步骤S103、刻蚀所述导电层，形成多个相互独立的第一导电层和位于每一所述第一导电层之上的第二导电层。
本申请实施例中，所述半导体器件可以是DRAM，所述第一导电层可以是存储节点接触，所述第二导电层可以是着陆焊盘。
本申请实施例提供的半导体器件的形成方法，由于可以通过直接刻蚀导电层，形成多个相互独立的第一导电层和位于每一第一导电层之上的第二导电层，进而形成半导体器件，如此，能够极大地简化半导体器件的制备工艺流程，降低半导体器件的制造成本。
图2a～2e为本申请实施例提供的形成导电层的流程示意图，图3a～3k、4a～4g为本申请实施例提供的形成第一导电层和第二导电层的流程示意图。接下来请参考图2a～2e、图3a～3k和图4a～4g中半导体器件形成过程中的结构示意图，对本申请实施例提供的半导体器件的形成方法进行进一步地详细说明。
首先，可以参考图2a，执行步骤S101、提供半导体衬底，所述半导体衬底包括多个沿第一方向间隔排布的位线结构。
图2a为本申请实施例提供的包含多个位线结构的半导体衬底的剖面结构示意图，如图2a所示，半导体衬底200包括4个沿X轴方向排列的位线结构201，每一位线结构201包括沿Z轴方向依次堆叠的位线接触层2011、位线金属层2012和位线掩膜层2013。所述位线掩膜层2013用于作为刻蚀掩膜版形成所述位线金属层2012。所述位线金属层的材料包括：钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。本申请实施例中，所述位线接触层2011的材料可以为多晶硅，所述位线金属层2012包括金属钨层2012-1和含钛金属层2012-2。例如，所述含钛金属层可以是氮化钛层和金属钛层的复合层。
需要说明是，图2a中仅仅示例性地示出了有限个数的位线结构，在实际制备过程中，半导体衬底包括多个位线结构。
下面，对所述位线结构与所述半导体衬底之间的位置关系进行如下说明：请继续参见图2a，所述半导体衬底200包括多个间隔排布的有源区(图中未示出)，所述位线接触层2011与半导体衬底中的有源区相交，且所述位线接触层2011的上方形成有位线金属层2012，如此，可以实现位线金属层与有源区的电连接。
接下来，对位线结构中位线接触层和所述位线金属层的形成过程进行如下说明：
在一些实施例中，所述有源区至少包括一形成位线接触层的位线接触区；所述位线接触层和所述位线金属层通过以下方式形成：
步骤S10、在所述半导体衬底的表面形成第一介质层，所述第一介质层用于保护所述半导体衬底中的有源区。
这里，所述第一介质层可以是二氧化硅层。
步骤S11、刻蚀所述第一介质层和所述有源区，在所述位线接触区形成位线接触孔。
步骤S12、在所述位线接触孔中填充位线接触材料，形成初始位线接触层。
步骤S13、在所述第一介质层的表面依次沉积形成金属层和位线掩膜层。
步骤S14、通过所述位线掩膜层，刻蚀所述金属层和所述初始位线接触层，形成所述位线接触层和所述位线金属层。
在一些实施例中，请继续参见图2a，所述半导体衬底200还包括：位于所述位线结构201表面的第二介质层202，所述第二介质层202用于隔离所述位线结构和后续在位线结构周围形成的其它结构，例如，存储节点接触和着陆焊盘。这里，所述第二介质层的材料包括以下任意一种：氮化硅、氧化硅和氮氧化硅。
接下来，可以参考图2b～2e，执行步骤S102、在所述位线结构的表面填充导电材料，形成覆盖于所述位线结构表面的导电层。
在一些实施例中，步骤S102包括以下步骤：
步骤S1021、在所述位线结构的表面填充第一导电材料，形成覆盖于所述位线结构表面的所述第一初始导电层。
如图2b所示，在位线结构201的表面填充第一导电材料，形成覆盖于位线结构201和第二介质层202表面的第一初始导电层203。这里，所述第一导电材料可以是多晶硅，所述第一初始导电层203的顶表面203-1超出于位线结构201的顶表面。
步骤S1022、对所述第一初始导电层进行回刻，以暴露出所述位线结构的部分位线掩膜层。
如图2c所示，采用干法刻蚀工艺对第一初始导电层203进行回刻处理，以减小第一初始导电层203在Z轴方向上的高度，暴露出位线结构201的部分位线掩膜层2013。
这里，所述干法刻蚀工艺包括等离子体刻蚀、反应离子刻蚀或者离子铣。
步骤S1023、在回刻后的所述第一初始导电层的表面填充第二导电材料，形成覆盖于所述部分位线掩膜层表面的所述第二初始导电层。
其中，所述第二初始导电层的顶表面超出于所述位线掩膜层的顶表面。
如图2d所示，在第一初始导电层203的表面填充第二导电材料，形成覆盖于部分位线掩膜层2013表面的第二初始导电层204。这里，所述第二导电材料可以是金属W，所述第二初始导电层204的顶表面204-1超出于位线掩膜层2013的顶表面。
在一些实施例中，在形成所述第二初始导电层之后，所述半导体器件的形成方法还可以包括：
步骤S1024、对所述第二初始导电层进行化学机械抛光处理或者回刻处理。
本申请实施例中，对第二初始导电层进行化学机械抛光(Chemical MechanicalPolishing，CMP)或者回刻处理的目的是使得第二初始导电层具有平整的表面，便于后续在第二初始导电层上生长其他结构或膜层。
如图2e所示，对第二初始导电层204进行CMP或者回刻处理之后，第二初始导电层204的顶表面204-1仍然超出于位线掩膜层2013的顶表面，且第二初始导电层204的顶表面204-1与位线掩膜层2013的顶表面之间具有预设高度差。在一些实施例中，所述预设高度差可以是10～80纳米。
接下来，可以参考图3a～3k、图4a～4g，执行步骤S103、刻蚀所述导电层，形成多个相互独立的第一导电层和位于每一所述第一导电层之上的第二导电层。
在一些实施例中，步骤S103可以包括以下步骤：
步骤S1031、沿第三方向，对所述第一初始导电层和所述第二初始导电层依次进行第一刻蚀处理，形成沿第二方向相互独立的第一刻蚀导电层和沿所述第二方向相互独立的第二刻蚀导电层。
步骤S1032、沿所述第三方向，对所述第二刻蚀导电层进行第二刻蚀处理，形成多个相互独立的第一导电层和位于每一所述第一导电层之上的第二导电层；其中，所述第二方向垂直于所述第一方向，所述第二方向与所述第一方向构成的平面平行于所述半导体衬底所在的平面，所述第三方向垂直于所述半导体衬底所在的平面。
在一些实施例中，所述第一刻蚀处理过程可以包括以下步骤：
步骤S20、在所述第二初始导电层的表面形成具有第一掩膜图案的第一掩膜层。
这里，所述第一掩膜层包括依次堆叠的第一硬掩膜层、第一抗反射层和第一光刻胶层。步骤S20通过以下步骤形成：
步骤S201、在所述第二初始导电层的表面形成第一硬掩膜层、第一抗反射层和第一光刻胶层；其中，所述第一光刻胶层具有第一初始掩膜图案。
这里，所述的第一硬掩模层可以是旋涂碳层，所述第一抗反射层可以是氮氧化硅层。本申请实施例中，第一硬掩膜层、第一抗反射层和第一光刻胶层可以通过任意一种合适的沉积工艺形成，例如，化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)。
如图3a和3b所示，在第二初始导电层204的表面依次形成了第一硬掩模层205、第一抗反射层206和第一光刻胶层207，构成了第一掩膜层。其中，第一光刻胶层207具有第一初始掩膜图案，所述第一初始掩膜图案由多个沿X轴方向平行排列的条状图案2071。
步骤S202、在具有所述第一初始掩膜图案的所述第一光刻胶层的表面形成隔离层。
如图3c所示，在具有第一初始掩膜图案的第一光刻胶层207的表面形成了隔离层208。这里，所述隔离层材料可以是氧化硅。
步骤S203、对所述隔离层和所述第一初始掩膜图案依次进行刻蚀，保留位于所述第一初始掩膜图案侧壁的隔离层，形成隔离侧墙图案。
如图3d所示，采用干法刻蚀工艺对隔离层208和第一初始掩膜图案依次进行刻蚀，保留位于第一初始掩膜图案中每一条状图案2071侧壁的隔离层208，从而形成了隔离侧墙图案2081。
步骤S204、通过所述隔离侧墙图案，刻蚀所述第一抗反射层和所述第一硬掩膜层，以形成具有所述第一掩膜图案的所述第一掩膜层。
本申请实施例中，所述隔离侧墙图案即为所述第一掩膜图案，形成了隔离侧墙图案之后，即形成了具有所述第一掩膜图案的所述第一掩膜层，通过隔离侧墙图案可以进行后续的第一刻蚀处理过程。
步骤S21、通过所述第一掩膜层，依次刻蚀所述第二初始导电层和所述第一初始导电层，以实现将所述第一掩膜图案转移至所述第二初始导电层和所述第一初始导电层中，形成沿所述第二方向相互独立的所述第一刻蚀导电层和沿所述第二方向相互独立的所述第二刻蚀导电层。
图3e为本申请实施例提供的形成第一刻蚀导电层和第二刻蚀导电层的三维结构示意图，图3f为图3e中沿A-A'的剖面结构示意图，图3g为形成第一刻蚀导电层和第二刻蚀导电层的俯视图，结合图3e～3g所示，通过第一掩膜层刻蚀所述第二初始导电层204和第一初始导电层203之后，形成了沿Y轴方向相互独立的第一刻蚀导电层203'和沿Y轴方向相互独立的第二刻蚀导电层204'。
在一些实施例中，在形成沿Y轴方向相互独立的第一刻蚀导电层和沿Y轴方向相互独立的第二刻蚀导电层之后，在任意相邻的两个第一刻蚀导电层之间形成了第一刻蚀沟槽，并且在任意相邻的两个第二刻蚀导电层之间形成了第二刻蚀沟槽。例如，请继续参见图3f，在任意相邻的两个第一刻蚀导电层203'之间形成了第一刻蚀沟槽T1，并且在任意相邻的两个第二刻蚀导电层204'之间形成了第二刻蚀沟槽T2。
在一些实施例中，在形成所述第二方向相互独立的所述第一刻蚀导电层和沿所述第二方向相互独立的所述第二刻蚀导电层之后，且在所述第二刻蚀处理之前，所述半导体器件的形成方法还可以包括：
步骤S30、在任意相邻的两个第一刻蚀导电层之间的第一刻蚀沟槽和任意相邻的两个第二刻蚀导电层之间的第二刻蚀沟槽中填充存储接触隔离材料，形成存储接触隔离层。
如图3h和3i所示，在任意相邻的两个第一刻蚀导电层203'之间的第一刻蚀沟槽T1和任意相邻的两个第二刻蚀导电层204'之间的第二刻蚀沟槽T2中填充存储接触隔离材料，形成了存储接触隔离层209，所述存储接触隔离层209的顶表面209-1超出于所述第二刻蚀导电层的顶表面204'-1。
这里，所述存储接触隔离材料可以是氮化硅。
本申请实施例中，由于第一刻蚀沟槽T1和第二刻蚀沟槽T2具有较大的深宽比(深宽比大于10:1)，因此，存储接触隔离材料的填充过程中会产生缝隙，产生的缝隙可以作为相邻第一导电层之间的空气隙，如此，能够缩小第一刻蚀沟槽的关键尺寸(CriticalDimension，CD)，相应地，第一导电层的尺寸会增大，进而第一导电层的电阻越小，电阻-电容延迟(Rc)也会减小。例如，请继续参见图3h和3i，在形成存储接触隔离层209时，形成了位于所述存储接触隔离层中的空气隙2091。
步骤S31、对所述存储接触隔离层进行刻蚀处理，去除位于所述第二刻蚀导电层顶表面的所述存储接触隔离层。
如图3j和3k所示，采用干法刻蚀工艺，沿Z轴方向对存储接触隔离层209进行刻蚀处理，直至暴露出所述第二刻蚀导电层的顶表面204'-1为止。
在一些实施例中，所述沿所述第三方向，对所述第二刻蚀导电层进行第二刻蚀处理，形成多个相互独立的第一导电层和位于每一所述第一导电层之上的第二导电层，包括：沿所述第三方向，对所述位线掩膜层之上的所述第二刻蚀导电层进行部分刻蚀处理，暴露出部分所述位线掩膜层，形成沿所述第一方向相互独立的所述第一导电层和位于每一所述第一导电层之上的所述第二导电层。
在一些实施例中，所述第二刻蚀处理过程可以包括以下步骤：
步骤S22、在所述第二刻蚀导电层的表面和所述存储接触隔离层的表面形成具有第二掩膜图案的第二掩膜层。
这里，所述第二掩膜层包括依次堆叠的第二硬掩膜层、第二抗反射层和第二光刻胶层。步骤S22可以通过以下步骤形成：
步骤S221、在所述第二刻蚀导电层和所述存储接触隔离层的表面，依次沉积形成第二硬掩膜层、第二抗反射层和第二光刻胶层。
这里，所述第二硬掩模层与所述第一硬掩模层相同，所述第二抗反射层与所述第一抗反射层相同，所述第二光刻胶层与所述第一光刻胶层相同。
如图4a～4c所示，在第二刻蚀导电层204'的表面和所述存储接触隔离层209的表面依次沉积形成第二硬掩膜层210、第二抗反射层211和第二光刻胶层212。其中，所述第二光刻胶层212具有第二掩膜图案；所述第二掩膜图案包括多个沿X轴方向平行排列的子图案2121；每一所述子图案2121在与所述半导体衬底平行的平面内的延伸方向，与所述第一方向具有一夹角B，所述夹角B不等于90度，例如，所述夹角B可以为60度或120度。
本申请实施例中，每一所述子图案与所述第二刻蚀导电层存在一夹断的菱形区域，所述菱形区域用于形成后续的第二导电层。例如，图4d中每一所述子图案2121与所述第二刻蚀导电层204'存在一夹断的菱形区域C。
步骤S222、通过每一所述子图案，依次刻蚀所述第二抗反射层和所述第二硬掩膜层，以形成具有所述第二掩膜图案的所述第二掩膜层。
本申请实施例中，通过第二掩膜图案用于进行后续的第二刻蚀处理过程。
步骤S23、通过所述第二掩膜图案，刻蚀去除部分位于所述位线掩膜层之上的所述第二刻蚀导电层，保留的所述第二刻蚀导电层形成所述第二导电层。
如图4e～4g所示，通过第二掩膜图案刻蚀所述第二刻蚀导电层204形成位于每一第一导电层203”之上的第二导电层204”。
在一些实施例中，所述半导体器件的形成方法还可以包括：在形成所述第二导电层之后，在所述第二导电层的表面形成电容器。
在一些实施例中，所述在所述第二导电层的表面形成电容器可以包括以下步骤：
步骤S40、在任意相邻的两个第二导电层之间填充绝缘材料，形成绝缘层。
步骤S41、在所述第二导电层的表面和所述绝缘层的表面依次沉积第一电极层、介电层和第二电极层，以形成所述电容器。
这里，所述第一电极层和所述第二电极层的材料可以包括以下任意一种：金属、掺杂半导体、导电金属氧化物和导电金属氮化物。
在一些实施例中，所述半导体器件的形成方法还可以包括：在形成所述位线结构之前，形成位于所述有源区内部的字线结构。
本申请实施例提供的半导体器件的有源区中形成有一晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
本申请实施例提供了一种新的半导体器件的形成工艺，通过直接刻蚀导电层，形成多个相互独立的第一导电层和位于每一第一导电层之上的第二导电层，进而形成半导体器件，方法简单巧妙，极大的简化工艺流程及生产成本。另外，本申请实施例提供的半导体器件的形成方法不需要高级的曝光技术，工艺简便，易于大规模生产。
除此之外，本申请实施例还提供一种半导体器件，所述半导体器件通过上述实施例提供的半导体器件的形成方法形成。图5a和5b为本申请实施例提供的半导体器件的一种可选的结构示意图，如图5a和5b所示，所述半导体器件30包括：半导体衬底300、位线结构301、第一导电层303、第二导电层304和电容器。
半导体衬底300，所述半导体衬底上形成有多个间隔排布的有源区(图中未示出)。
位线结构301，所述位线结构301包括位线接触层3011、位线金属层3012和位线掩膜层3013；所述位线金属层3012通过所述位线接触层3011与所述有源区相交；所述位线结构301沿第一方向间隔排布。
这里，所述第一方向可以为X轴方向，所述位线结构301沿X轴方向间隔排布。
在一些实施例中，所述半导体器件30还可以包括位于所述位线结构301表面的介质层302，所述介质层302用于保护所述位线结构301。
第一导电层303和第二导电层304，所述第一导电层303通过所述第二导电层304连接至电容器。
在一些实施例中，所述第一导电层可以是存储节点接触，所述第二导电层可以是着陆焊盘。
请继续参见图5a，所述第二导电层304包括位于部分第一导电层303之上的、具有第一预设高度h1的第一结构和位于部分所述位线结构之上的、具有第二预设高度h2的第二结构；所述第一预设高度h1大于所述第二预设高度h2。
请继续参见图5b，在一些实施例中，所述半导体器件30还包括：存储接触隔离层309；所述存储接触隔离层309位于任意相邻两个第一导电层303之间，且位于任意相邻两个第二导电层304之间。
在一些实施例中，请继续参见图5b，所述半导体器件30还包括：空气隙3091；所述空气隙3091位于沿第二方向依次排列的所述存储接触隔离层中；其中，所述第二方向垂直于所述第一方向，所述第二方向与所述第一方向构成的平面平行于所述半导体衬底300所在的平面。这里，所述第二方向为Y轴方向。
在一些实施例中，请继续参见图5b，所述空气隙3091由第一部分和第二部分组成；所述空气隙3091的第一部分位于相邻两个第一导电层303之间的存储接触隔离层中，所述空气隙的第二部分位于与所述相邻两个第一导电层对应的相邻两个第二导电层304之间的存储接触隔离层中。
本申请实施例中，所述第一部分和所述第二部分的大小相等。在其它实施例中，所述第一部分和所述第二部分的大小也可以不相等。
本申请实施例中，所述空气隙的第一部分和第二部分的交叠处与所述位线结构中的金属钨层之间的高度差小于一预设高度值，如此，可以减少相邻第一导电层之间的连接和减少相邻第二导电层之间的连接。
在一些实施例中，请继续参见图5b，所述空气隙3091沿第三方向的具有第三预设高度h3；所述存储接触隔离层沿所述第三方向具有第四预设高度h4；所述第四预设高度大于所述第三预设高度，且所述第四预设高度h4与所述第三预设高度h3之间的差值小于预设差值；其中，所述第三方向垂直于所述半导体衬底所在的平面。本申请实施例中，对预设差值的大小不进行具体限定。
这里，所述第三方向与所述第一方向和所述第二方向两两相互垂直，所述第三方向为Z轴方向。
在一些实施例中，请继续参见图5a和5b，所述半导体器件30还包括位于相邻两个第二导电层304之间绝缘层305，所述绝缘层用于使得第二导电层具有平整的表面，便于后续在第二导电层之上形成电容器。所述绝缘层305的材料可以是二氧化硅。
本申请实施例中，请继续参见图5a和5b，所述电容器包括：第一电极层306、介电层307和第二电极层308。这里，所述第一电极层306和所述第二电极层308的材料包括以下任意一种：金属、掺杂半导体、导电金属氧化物和导电金属氮化物；所述介电层307的材料包括以下任意一种：氧化哈、氧化锆、三氧化二铝、三氧化二镧、三氧化二钽、二氧化钛和钙钛矿结构的材料。
本申请实施例提供的半导体器件与上述实施例提供的半导体器件的形成方法类似，对于本申请实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
本申请实施例提供一种半导体器件，由于所述半导体器件具有位于相邻第一导电层之间的存储接触隔离层中、且位于相邻第二导电层之间的存储接触隔离层中的空气隙，如此，能够缩小相邻第一导电层之间存储接触隔离层的关键尺寸，使得第一导电层的尺寸增大，进而使得第一导电层的电阻降低，电阻-电容延迟减小，使得所制备的半导体器件具有优异的电性能。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种半导体器件的形成方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括多个沿第一方向间隔排布的位线结构；
在所述位线结构的表面填充导电材料，形成覆盖于所述位线结构表面的导电层，所述导电层的顶表面超出于所述位线结构的顶表面；
刻蚀所述导电层，形成多个相互独立的第一导电层和位于每一所述第一导电层之上的第二导电层。
2.根据权利要求1所述的方法，其特征在于，所述导电材料包括第一导电材料和第二导电材料；所述导电层包括第一初始导电层和第二初始导电层；
所述在所述位线结构的表面填充导电材料，形成覆盖于所述位线结构表面的导电层，包括：
在所述位线结构的表面填充第一导电材料，形成覆盖于所述位线结构表面的所述第一初始导电层；
对所述第一初始导电层进行回刻，以暴露出所述位线结构的部分位线掩膜层；
在回刻后的所述第一初始导电层的表面填充第二导电材料，形成覆盖于所述部分位线掩膜层表面的所述第二初始导电层，所述第二初始导电层的顶表面超出于所述位线掩膜层的顶表面。
3.根据权利要求2所述的方法，其特征在于，所述刻蚀所述导电层，形成多个相互独立的第一导电层和位于每一所述第一导电层之上的第二导电层，包括：
沿第三方向，对所述第一初始导电层和所述第二初始导电层依次进行第一刻蚀处理，形成沿第二方向相互独立的第一刻蚀导电层和沿所述第二方向相互独立的第二刻蚀导电层；
沿所述第三方向，对所述第二刻蚀导电层进行第二刻蚀处理，形成多个相互独立的第一导电层和位于每一所述第一导电层之上的第二导电层；
其中，所述第二方向垂直于所述第一方向，所述第二方向与所述第一方向构成的平面平行于所述半导体衬底所在的平面，所述第三方向垂直于所述半导体衬底所在的平面。
4.根据权利要求3所述的方法，其特征在于，所述沿所述第三方向，对所述第二刻蚀导电层进行第二刻蚀处理，形成多个相互独立的第一导电层和位于每一所述第一导电层之上的第二导电层，包括：
沿所述第三方向，对所述位线掩膜层之上的所述第二刻蚀导电层进行部分刻蚀处理，暴露出部分所述位线掩膜层，形成沿所述第一方向相互独立的所述第一导电层和位于每一所述第一导电层之上的所述第二导电层。
5.根据权利要求3所述的方法，其特征在于，所述第一刻蚀处理包括：
在所述第二初始导电层的表面形成具有第一掩膜图案的第一掩膜层；
通过所述第一掩膜层，依次刻蚀所述第二初始导电层和所述第一初始导电层，以实现将所述第一掩膜图案转移至所述第二初始导电层和所述第一初始导电层中，形成沿所述第二方向相互独立的所述第一刻蚀导电层和沿所述第二方向相互独立的所述第二刻蚀导电层。
6.根据权利要求5所述的方法，其特征在于，所述第一掩膜层包括依次堆叠的第一硬掩膜层、第一抗反射层和第一光刻胶层；
所述在所述第二初始导电层的表面形成具有第一掩膜图案的第一掩膜层，包括：
在所述第二初始导电层的表面形成第一硬掩膜层、第一抗反射层和第一光刻胶层；其中，所述第一光刻胶层具有第一初始掩膜图案；
在具有所述第一初始掩膜图案的所述第一光刻胶层的表面形成隔离层；
对所述隔离层和所述第一初始掩膜图案依次进行刻蚀，保留位于所述第一初始掩膜图案侧壁的隔离层，形成隔离侧墙图案；
通过所述隔离侧墙图案，刻蚀所述第一抗反射层和所述第一硬掩膜层，以形成具有所述第一掩膜图案的所述第一掩膜层。
7.根据权利要求6所述的方法，其特征在于，所述方法还包括：
在形成沿所述第二方向相互独立的所述第一刻蚀导电层和沿所述第二方向相互独立的所述第二刻蚀导电层之后，且在所述第二刻蚀处理之前，在任意相邻的两个第一刻蚀导电层之间的第一刻蚀沟槽和任意相邻的两个第二刻蚀导电层之间的第二刻蚀沟槽中填充存储接触隔离材料，形成存储接触隔离层；
对所述存储接触隔离层进行刻蚀处理，去除位于所述第二刻蚀导电层顶表面的所述存储接触隔离层。
8.根据权利要求7所述的方法，其特征在于，所述方法还包括：
在所述第一刻蚀沟槽和所述第二刻蚀沟槽中填充所述存储接触隔离材料时，形成位于所述存储接触隔离层中心的空气隙。
9.根据权利要求7所述的方法，其特征在于，所述存储接触隔离材料包括氮化硅。
10.根据权利要求7所述的方法，其特征在于，所述第二刻蚀处理包括：
在所述第二刻蚀导电层的表面和所述存储接触隔离层的表面形成具有第二掩膜图案的第二掩膜层；
通过所述第二掩膜图案，刻蚀去除部分位于所述位线掩膜层之上的所述第二刻蚀导电层，保留的所述第二刻蚀导电层形成所述第二导电层。
11.根据权利要求10所述的方法，其特征在于，所述第二掩膜层包括依次堆叠的第二硬掩膜层、第二抗反射层和第二光刻胶层；
所述在所述第二刻蚀导电层的表面和所述存储接触隔离层的表面形成具有第二掩膜图案的第二掩膜层，包括：
在所述第二刻蚀导电层和所述存储接触隔离层的表面，依次沉积形成第二硬掩膜层、第二抗反射层和第二光刻胶层；其中，所述第二光刻胶层具有第二掩膜图案；所述第二掩膜图案包括多个沿所述第一方向平行排列的子图案；每一所述子图案在与所述半导体衬底平行的平面内的延伸方向，与所述第一方向具有一夹角，所述夹角不等于90度；
通过每一所述子图案，依次刻蚀所述第二抗反射层和所述第二硬掩膜层，以形成具有所述第二掩膜图案的所述第二掩膜层。
12.一种半导体器件，其特征在于，所述半导体器件通过上述权利要求1至11任一项提供的半导体器件的形成方法形成，包括：
半导体衬底，所述半导体衬底上形成有多个间隔排布的有源区；
位线结构，所述位线结构包括位线接触层、位线金属层和位线掩膜层；所述位线金属层通过所述位线接触层与所述有源区相交；所述位线结构沿第一方向间隔排布；
第一导电层和第二导电层，所述第一导电层通过所述第二导电层连接至电容器；
其中，所述第二导电层包括位于部分第一导电层之上的、具有第一预设高度的第一结构和位于部分所述位线结构之上的、具有第二预设高度的第二结构；所述第一预设高度大于所述第二预设高度。
13.根据权利要求12所述的半导体器件，其特征在于，所述半导体器件还包括：存储接触隔离层；
所述存储接触隔离层位于任意相邻两个第一导电层之间，且位于任意相邻两个第二导电层之间。
14.根据权利要求13所述的半导体器件，其特征在于，所述半导体器件还包括：空气隙；
所述空气隙位于沿第二方向依次排列的所述存储接触隔离层中；
其中，所述第二方向垂直于所述第一方向，所述第二方向与所述第一方向构成的平面平行于所述半导体衬底所在的平面。
15.根据权利要求14所述的半导体器件，其特征在于，所述空气隙由第一部分和第二部分组成；
所述空气隙的第一部分位于相邻两个第一导电层之间的存储接触隔离层中，所述空气隙的第二部分位于与所述相邻两个第一导电层对应的相邻两个第二导电层之间的存储接触隔离层中。
16.根据权利要求14所述的半导体器件，其特征在于，所述空气隙沿第三方向的具有第三预设高度；所述存储接触隔离层沿所述第三方向具有第四预设高度；
所述第四预设高度大于所述第三预设高度，且所述第四预设高度与所述第三预设高度之间的差值小于预设差值；
其中，所述第三方向垂直于所述半导体衬底所在的平面。
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