CN113540026B - 位线结构、其制作方法、半导体存储器及电子设备 - Google Patents

位线结构、其制作方法、半导体存储器及电子设备 Download PDF

Info

Publication number
CN113540026B
CN113540026B CN202010292267.8A CN202010292267A CN113540026B CN 113540026 B CN113540026 B CN 113540026B CN 202010292267 A CN202010292267 A CN 202010292267A CN 113540026 B CN113540026 B CN 113540026B
Authority
CN
China
Prior art keywords
bit line
layer
metal layer
polysilicon
line contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010292267.8A
Other languages
English (en)
Other versions
CN113540026A (zh
Inventor
金镇泳
周娜
李俊杰
杨涛
李俊峰
王文武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Original Assignee
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS, Zhenxin Beijing Semiconductor Co Ltd filed Critical Institute of Microelectronics of CAS
Priority to CN202010292267.8A priority Critical patent/CN113540026B/zh
Publication of CN113540026A publication Critical patent/CN113540026A/zh
Application granted granted Critical
Publication of CN113540026B publication Critical patent/CN113540026B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开提供一种位线结构、其制作方法、半导体存储器及电子设备。本公开的位线结构包括半导体基底；位于所述半导体基底上的至少一条位线；其中，所述半导体基底包括有器件隔离层限定的至少一个有源区，所述位线与所述有源区接触，所述位线包括自所述半导体基底起依次叠加设置的金属层和绝缘层。该位线结构通过将位线从多晶硅‑阻挡金属‑钨结构变更为金属结构，使得位线结构在小于7nm时的局限可以克服。并且去除多晶硅之后，可以进一步堆叠。

Description

位线结构、其制作方法、半导体存储器及电子设备
技术领域
本公开涉及半导体技术领域，具体涉及一种位线结构、其制作方法、半导体存储器及电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，通常包括位单元的阵列，每一个单元能够存储信息的位。典型的单元配置由用于存储电荷(即信息的位)的电容器以及在读取和写入操作期间提供到电容器的存取信号的晶体管组成。晶体管连接在位线和电容器之间，并且被字线信号选通(接通或关断)。在读取操作期间，经由相关联的位线从所述单元读取所存储的信息的位。在写入操作期间，经由晶体管从位线将信息的位存储在单元中。单元本质上是动态的(由于泄漏)，并且因此必须被周期性地刷新。
使用埋入式栅极结构的DRAM，其位线结构是在亚16nm以下的，而目前位线结构的钨-阻挡金属-多晶硅构造，由于侧壁倾斜、高深宽比的限制，在亚16nm以下的制程中会遇到很大的困难。另外，多晶硅位线结构在关键尺寸小于7nm时会发生物理性质变化，这种位线结构存在局限。
发明内容
本公开的目的是提供一种位线结构及其制作方法、一种半导体存储器及一种电子设备。
本公开第一方面提供一种位线结构，包括：
半导体基底；
位于所述半导体基底上的至少一条位线；
其中，所述半导体基底包括有器件隔离层限定的至少一个有源区，所述位线与所述有源区接触，所述位线包括自所述半导体基底起依次叠加设置的金属层和绝缘层。
本公开第二方面提供一种位线结构的制作方法，包括：
提供半导体基底；所述半导体基底包括有器件隔离层限定的至少一个有源区；
在所述器件隔离层上形成有至少一个位线接触槽，所述位线接触槽暴露所述有源区；
在所述位线接触槽内形成自所述位线接触槽起依次叠加的金属层和绝缘层，所述金属层和绝缘层构成位线。
本公开第三方面提供一种半导体存储器，包括：
如第一方面中所述的位线结构。
本公开第四方面提供一种电子设备，包括：
如第三方面中所述的半导体存储器。
本公开与现有技术相比的优点在于：
(1)位线从钨-阻挡金属-多晶硅结构变更为金属结构，多晶硅位线结构在小于7nm时的局限可以克服。
(2)去除多晶硅之后，可以进一步堆叠。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本公开的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1至图8示出了本公开所提供的制作位线结构的各实施阶段的示意图；
图9示出了本公开所提供的一种位线结构的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
现有的位线结构在亚16nm以下的制程中会遇到很大的困难。
为了解决上述现有技术中存在的问题，本公开实施例提供一种位线结构及其制作方法、一种半导体存储器及一种电子设备，下面结合附图进行说明。
请先参考图9，图9示出了本公开所提供的一种位线结构的横截面示意图。
如图所示，所述位线结构包括：半导体基底100，位于半导体基底100上的至少一条位线200。其中，位线200包括自半导体基底100起依次叠加设置的金属层210和绝缘层220。
可以理解的是，本公开的位线结构将通常的多晶硅-阻挡金属-钨结构变更为了金属结构，使得多晶硅位线结构在小于7nm时的局限可以克服。
继续参考图9，根据本发明的一个具体的实施方式中，金属层210可以包括导线金属层211以及包裹导线金属层211底面和侧面的阻挡金属层212。
根据本发明的一个实施方式，导线金属层211的制作材料可以为钨；阻挡金属层212的制作材料可以为钛、氮化钛。上述各层的制作材料也可以根据实际情况选择，本公开不进行限定。
根据本发明的一个实施方式，绝缘层220可以设置为氮化层，该氮化层的制作材料可以为氮化硅，也可以为其它氮化物，本公开不进行限定。
继续参考图9，根据本发明的一个具体的实施方式中，半导体基底100包括有器件隔离层110限定的至少一个有源区120。
器件隔离层100上形成有至少一个位线接触槽130，位线接触槽130暴露有源区120，位线200形成于位线接触槽130内，位线200与有源区120接触。
相较于现有的位线结构，本公开提供的位线结构通过将通常的多晶硅-阻挡金属-钨结构变更为金属结构，使得位线结构在小于7nm时的局限可以克服。并且去除多晶硅之后，可以进一步堆叠。
本公开实施例还提供了一种位线结构的制作方法，用于制备如上实施例中的位线结构；所述制作方法参照图1至图9实施如下：
参照图1，提供半导体基底100；所述半导体基底包括有器件隔离层110限定的至少一个有源区120。
接着在所述器件隔离层110上刻蚀形成有至少一个位线接触槽130，所述位线接触槽130暴露有源区120。
参照图2，在位线接触槽130内沉积多晶硅140；沉积过程中，会在位线接触槽130沉积多余的多晶硅。
参照图3，只保留位线接触槽130内的多晶硅140，通过回刻去除位线接触槽130之外的多晶硅，之后可以通过化学机械研磨(CMP)进行平坦化。
参照图4，在多晶硅140上沉积氮化层150；具体的，所述氮化层的制作材料可以为氮化硅，也可以为其它材料，本公开不进行限定。
参照图5，通过大马士革工艺，在所述多晶硅和氮化层中蚀刻出位线接触孔和位线沟槽。在刻蚀中，可以采用双大马士革工艺，采用光刻胶图案刻蚀出位线接触孔的图案，然后再采用第二次光刻胶图案刻蚀出位线沟槽的图案。图5中所示为位线接触孔加上位线沟槽的图案A。具体的，可以先利用第一光刻掩模对所述多晶硅和氮化层进行刻蚀形成位线接触孔，然后利用第二光刻掩模对所述多晶硅和氮化层进行刻蚀形成位线沟槽。
参照图6，在位线沟槽A中，依次形成导线金属层211和包裹导线金属层211底面和侧面的阻挡金属层212。具体的，导线金属层211的制作材料可以为钨；阻挡金属层212的制作材料可以为钛、氮化钛。上述各层的制作材料也可以根据实际情况选择，本公开不进行限定。
参照图7，在所述金属层上依次形成绝缘层220、掩模层160、光刻胶层170，通过光刻胶层170对掩模层160、绝缘层220进行蚀刻。然后去除剩余的光刻胶层170和掩模层160，形成如图8所示的结构。具体的，所述绝缘层220可以设置为氮化层，该氮化层的制作材料可以为氮化硅，也可以为其它氮化物，本公开不进行限定。
参照图9，在图8的基础上，可以通过湿法或者干法刻蚀工艺去除氧化层150和所述位线接触槽内的多晶硅140，以在钨上部制造存储节点接触用的氮化硅层，以堆叠存储层，进一步形成半导体存储器。
通过上述方法制作的位线结构，将位线从多晶硅-阻挡金属-钨结构变更为金属结构，使得位线结构在小于7nm时的局限可以克服。并且去除多晶硅之后，可以进一步堆叠。
本公开实施例还提供了一种半导体存储器，该半导体存储器包括上述实施例中的位线结构。该半导体存储器例如可以是DRAM。
请参考图9，所述位线结构包括：半导体基底100，位于半导体基底100上的至少一条位线200。其中，位线200包括自半导体基底100起依次叠加设置的金属层210和绝缘层220。
可以理解的是，本公开的位线结构将通常的多晶硅-阻挡金属-钨结构变更为了金属结构，使得多晶硅位线结构在小于7nm时的局限可以克服。
继续参考图9，根据本发明的一个具体的实施方式中，金属层210可以包括导线金属层211以及包裹导线金属层211底面和侧面的阻挡金属层212。
根据本发明的一个实施方式，导线金属层211的制作材料可以为钨；阻挡金属层212的制作材料可以为钛、氮化钛。上述各层的制作材料也可以根据实际情况选择，本公开不进行限定。
根据本发明的一个实施方式，绝缘层220可以设置为氮化层，该氮化层的制作材料可以为氮化硅，也可以为其它氮化物，本公开不进行限定。
继续参考图9，根据本发明的一个具体的实施方式中，半导体基底100包括有器件隔离层110限定的至少一个有源区120。
器件隔离层100上形成有至少一个位线接触槽130，位线接触槽130暴露有源区120，位线200形成于位线接触槽130内，位线200与有源区120接触。
本公开提供的半导体存储器，其位线结构通过将位线从钨-阻挡金属-多晶硅结构变更为金属结构，使得位线结构在小于7nm时的局限可以克服。并且去除多晶硅之后，可以进一步堆叠。
本公开实施例还提供了一种电子设备，该电子设备包括上述实施例中的半导体存储器。该电子设备包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之。

Claims (3)

1.一种位线结构的制作方法，其特征在于，包括：
提供半导体基底；所述半导体基底包括有器件隔离层限定的至少一个有源区；
在所述器件隔离层上形成有至少一个位线接触槽，所述位线接触槽暴露所述有源区；
在所述位线接触槽内形成自所述位线接触槽起依次叠加的金属层和绝缘层，所述金属层和绝缘层构成位线；
所述金属层包括导线金属层和包裹所述导线金属层底面和侧面的阻挡金属层；
所述在所述位线接触槽内形成自所述位线接触槽起依次叠加的金属层和绝缘层，包括：
在所述位线接触槽内沉积多晶硅；
在所述多晶硅上沉积氮化层；
通过大马士革工艺，在所述多晶硅和氮化层中蚀刻出位线接触孔和位线沟槽；
在所述位线沟槽中，依次形成导线金属层和包裹所述导线金属层底面和侧面的阻挡金属层。
2.根据权利要求1所述的制作方法，其特征在于，所述方法还包括：
在所述金属层上形成绝缘层；
去除氮化层和所述位线接触槽内的多晶硅。
3.根据权利要求1所述的制作方法，其特征在于，所述通过大马士革工艺，在所述多晶硅和氮化层中蚀刻出位线接触孔和位线沟槽，包括：
利用第一光刻掩模对所述多晶硅和氮化层进行刻蚀形成位线接触孔；
利用第二光刻掩模对所述多晶硅和氮化层进行刻蚀形成位线沟槽。
CN202010292267.8A 2020-04-14 2020-04-14 位线结构、其制作方法、半导体存储器及电子设备 Active CN113540026B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010292267.8A CN113540026B (zh) 2020-04-14 2020-04-14 位线结构、其制作方法、半导体存储器及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010292267.8A CN113540026B (zh) 2020-04-14 2020-04-14 位线结构、其制作方法、半导体存储器及电子设备

Publications (2)

Publication Number Publication Date
CN113540026A CN113540026A (zh) 2021-10-22
CN113540026B true CN113540026B (zh) 2024-02-02

Family

ID=78119974

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010292267.8A Active CN113540026B (zh) 2020-04-14 2020-04-14 位线结构、其制作方法、半导体存储器及电子设备

Country Status (1)

Country Link
CN (1) CN113540026B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116568024A (zh) * 2022-01-27 2023-08-08 芯盟科技有限公司 半导体结构及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110556359A (zh) * 2019-09-17 2019-12-10 福建省晋华集成电路有限公司 一种位线结构及半导体存储器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100599050B1 (ko) * 2004-04-02 2006-07-12 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110556359A (zh) * 2019-09-17 2019-12-10 福建省晋华集成电路有限公司 一种位线结构及半导体存储器

Also Published As

Publication number Publication date
CN113540026A (zh) 2021-10-22

Similar Documents

Publication Publication Date Title
TWI471981B (zh) 製作具有埋入式位元線與埋入式字元線的記憶體裝置之方法
US8623723B2 (en) Method for manufacturing a semiconductor device with a bit line contact hole
CN110634869A (zh) 存储器阵列及其制造方法
US20080102578A1 (en) Manufacturing method for an integrated semiconductor structure
US9048293B2 (en) Semiconductor device and method for manufacturing the same
CN111785719B (zh) 半导体存储器、其制作方法及电子设备
CN113097148B (zh) 半导体结构及其制备方法
US6507064B1 (en) Double sided container capacitor for DRAM cell array and method of forming same
TW202017215A (zh) 整合式晶片及其形成方法
US8399319B2 (en) Semiconductor device and method for manufacturing the same
US5539230A (en) Chimney capacitor
US9123576B2 (en) Semiconductor device and method for manufacturing the same
CN113540026B (zh) 位线结构、其制作方法、半导体存储器及电子设备
US7846825B2 (en) Method of forming a contact hole and method of manufacturing a semiconductor device having the same
US6844229B2 (en) Method of manufacturing semiconductor device having storage electrode of capacitor
US6413832B1 (en) Method for forming inner-cylindrical capacitor without top electrode mask
CN113540027B (zh) 位线结构、其制作方法、半导体存储器及电子设备
KR20020002898A (ko) 반도체메모리장치의 스토리지노드 전극 제조방법
CN114373720A (zh) 动态随机存取存储器的形成方法
US7074725B2 (en) Method for forming a storage node of a capacitor
CN113540094A (zh) 半导体结构及其形成方法
CN113972208A (zh) 一种半导体器件及其制造方法和电子设备
CN113517286B (zh) 一种半导体器件及其形成方法、电子设备
CN114284268A (zh) 电容器、其制作方法及电子设备
US6303955B1 (en) Dynamic random access memory with slanted active regions

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant