CN113517286B - 一种半导体器件及其形成方法、电子设备 - Google Patents
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Abstract
本公开提供了一种半导体器件及其形成方法、电子设备，半导体器件包括：半导体基底，包括基底本体、第一凸起部和第二凸起部；第一栅堆叠，与第一凸起部连接、设置于第一凸起部上方；第二栅堆叠，与第二凸起部连接、设置于第二凸起部上方；第一绝缘隔离结构，设置于第一栅堆叠与第二栅堆叠之间。电子设备包括上述半导体器件。该方法包括：提供半导体基底，在半导体基底上形成第一、第二凸起部，在第一凸起部上方形成与第一凸起部连接的第一栅堆叠以及在第二凸起部上方形成与第二凸起部连接的第二栅堆叠，在第一、第二栅堆叠之间形成第一绝缘隔离结构。本公开能够改善相邻栅极之间的传输栅极效应和行锤效应，有利于充分发挥出单元晶体管的性能。
Description
技术领域
本公开涉及半导体器件技术领域，更为具体来说，本公开涉及一种半导体器件及其形成方法、电子设备。
背景技术
随着电路设计规则收缩(Design Rule shrink)，主要是指电路设计尺寸减小、相邻器件之间的距离变小，导致了晶体管主要特性中的传输栅极效应(PGE，Pass GateEffect)和行锤效应(Row hammer)的发生等器件劣化问题，比如现有的动态随机存取存储器(Dynamic Random Access Memory，DRAM)单元晶体管为了形成凹陷沟道(recesschannel)，由于技术的限制只能导致有源区沟槽隔离(Active Trench Isolation)区域经过掩埋栅极(buried gate)，如图11、12所示，交叉箭头部分示意行锤效应，U形箭头部分示意传输栅极效应，相邻栅极间虚线部分可表示PN结；在电路设计尺寸较大时，现有结构的掩埋栅极不影响相邻栅极或晶体管单元的工作，但近来因电路设计规则收缩要求却引起了许多的不良问题。
发明内容
为解决由于电路设计尺寸减小、相邻器件之间的距离变小导致的相邻栅极之间的传输栅极效应和行锤效应等问题，本公开提供了一种半导体器件及其形成方法、电子设备，通过去除不需要的有源区域、只保留一定要使电流流通的部分的有源区域的方式解决了掩埋栅极与晶体管单元有源区距离相近而引起的器件不良等问题。
根据本公开的一个或多个实施例，一种半导体器件，包括：半导体基底，包括基底本体以及自所述基底本体向上方延伸出的第一凸起部和第二凸起部；第一栅堆叠，与所述第一凸起部连接，设置于所述第一凸起部上方；第二栅堆叠，与所述第二凸起部连接，设置于所述第二凸起部上方；第一绝缘隔离结构，设置于所述第一栅堆叠与所述第二栅堆叠之间。
根据本公开的一个或多个实施例，一种电子设备，包括本公开一个或多个实施例所述的半导体器件。
根据本公开的一个或多个实施例，一种半导体器件的形成方法，包括如下步骤：提供半导体基底；通过刻蚀方式在所述半导体基底上形成第一凸起部和第二凸起部；在所述第一凸起部上方形成与所述第一凸起部连接的第一栅堆叠以及在所述第二凸起部上方形成与所述第二凸起部连接的第二栅堆叠；以及在所述第一栅堆叠与所述第二栅堆叠之间形成第一绝缘隔离结构。
本公开的有益效果为：本公开能够减少相邻晶体管或相邻栅极接触的可能性，有效地改善相邻栅极之间的传输栅极效应和行锤效应，有利于充分发挥出单元晶体管的器件刷新性能或数据写入性能，将传输栅极效应和行锤效应导致的劣化问题最小化，比如在制作位线接触部(DC)或存储节点接触部(BC)凹槽时避免旁侧的有源区接触，以避免因该问题导致器件失效问题发生；而且本公开能够实现底部垂直堆叠(vertical stack down，VSD)结构，降低了工艺难度。
附图说明
图1a为半导体器件单元块区域刻蚀后的半导体基底的俯视示意图。
图1b～图1d为图1a的A-A处、B-B处、C-C处的截面结构示意图。
图2a为对图1a中的结构沉积绝缘层后的俯视结构示意图。
图2b～图2d为图2a的A-A处、B-B处、C-C处的截面结构示意图。
图3a为对图2a中的结构进行BCAT刻蚀后的俯视结构示意图。
图3b～图3d为图3a的A-A处、B-B处、C-C处的截面结构示意图。
图4a为对图3a中的结构沉积多晶硅后的俯视结构示意图。
图4b～图4d为图4a的A-A处、B-B处、C-C处的截面结构示意图。
图5a为对图4a中的结构进行掩模间隙填充后的俯视结构示意图。
图5b～图5d为图5a的A-A处、B-B处、C-C处的截面结构示意图。
图6a为对图5a中的结构进行有源节点分离后的俯视结构示意图。
图6b～图6d为图6a的A-A处、B-B处、C-C处的截面结构示意图。
图7a为对图6a中的结构再次沉积绝缘层后的俯视结构示意图。
图7b～图7d为图7a的A-A处、B-B处、C-C处的截面结构示意图。
图8a为对图7a中的结构再次进行BACT刻蚀后的俯视结构示意图。
图8b～图8d为图8a的A-A处、B-B处、C-C处的截面结构示意图。
图9a为对图8a中的结构进行栅氧化层形成后的俯视结构示意图。
图9b～图9d为图9a的A-A处、B-B处、C-C处的截面结构示意图。
图10a为对9a中的结构沉积栅极金属和回刻后的俯视结构示意图。
图10b～图10d为图10a的A-A处、B-B处、C-C处的截面结构示意图。
图11为现有晶体管单元阵列的概略俯视图。
图12为图11中C-C处采用浅槽隔离方式形成的晶体管纵截面结构示意图。
图中，
100、基底本体；101、第一凸起部；102、第二凸起部；200、第一多晶硅层；201、第一绝缘层；202、第一电极层；300、第二多晶硅层；301、第二绝缘层；302、第二电极层；400、第一绝缘隔离结构；500、第二绝缘隔离结构；600、第三绝缘隔离结构；700、掩膜层。AR、有源区；BL、位线；WL、字线。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
为解决传输栅极效应和行锤效应问题，现有技术往往是通过变更细微结构或设计阶段改进算法(algorithm)解决，比如牺牲器件刷新性能或牺牲数据写入性能，但这都无法从本质上解决上述问题。本公开为了能够有效地改善甚至消除传输栅极效应和行锤效应，取消浅槽隔离(STI，Shallow Trench Isolation)基板，而是采用了全新的半导体器件单元晶体管结构，使相邻栅极之间的传输栅极效应和行锤效应得到极大地改善，从而可以彻底解决现有技术存在的问题。而且本公开能够在源漏(source/drain)界限变窄的情况下将金属栅极的凹槽最小化，有助于提升金属栅极的性能，进而减小掩埋式沟道阵列晶体管(BCAT，buried channel array transistor)埋入深度，浅槽隔离深度也能有所变浅，从而降低了工艺难度。
需要指出的是，本公开各实施例中采用的加工方式包括但不限于沉积、涂胶、转印、刻蚀、绝缘层制作、金属沉积、化学机械研磨(CMP，chemical mechanical polishing)等半导体制作工艺。
如图10a-10d所示，本公开一个或多个实施例提供了一种半导体器件，该半导体器件包括半导体基底。半导体基底例如可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底、III-V族化合物半导体衬底或通过执行选择性外延生长(SEG)获得的外延薄膜衬底。更具体来说，本公开实施例中不采用类似图12中的直角四方形柱子模样的衬底有源区(substrate Active)，而是采用全新立体模样的基底作为衬底有源区。
本公开一些实施例的半导体基底包括基底本体100以及自基底本体100向上方延伸出的第一凸起部101和第二凸起部102，第一凸起部101和第二凸起部102可以通过刻蚀凹槽后形成凸起的方式形成。本公开一个或多个实施例中第一凸起部101和第二凸起部102例如可以排列在动态随机存取存储器的有源区的长度方向，可以将半导体基底做成高度为30nm左右的结构。具有应用时，需要有电流通过的区域才可能设置基底，例如存储节点接触区(Storage node contact)、位线接触区(Bit line contact)等。
该半导体器件包括第一栅堆叠、第二栅堆叠以及设置于第一栅堆叠与第二栅堆叠之间的第一绝缘隔离结构400。第一绝缘隔离结构400设置于基底本体100上，还可以分布于第一凸起部101与第二凸起部102之间。
第一栅堆叠与第一凸起部101连接且设置于第一凸起部101上方。第一栅堆叠包括由外向内的第一多晶硅层200、第一绝缘层201及第一电极层202。第一多晶硅层200与第一凸起部101连接并包围在第一绝缘层201的外部，第一绝缘层201包围在第一电极层202的外部。第一电极层202与第一绝缘隔离结构400之间依次设置有第一绝缘层201和第一多晶硅层200。其中，第一电极层202可为金属钨(W)或氮化钛(TiN)，第一电极层202的上方可填充绝缘材料，如氮化硅(SiN)等。
第二栅堆叠与第二凸起部102连接且设置于第二凸起部102上方。第二栅堆叠包括由外到内的第二多晶硅层300、第二绝缘层301及第二电极层302。第二多晶硅层300与第二凸起部102连接并包围在第二绝缘层301的外部，第二绝缘层301包围在第二电极层302的外部。第二电极层302与第一绝缘隔离结构400之间依次设置有第二绝缘层301和第二多晶硅层300。其中，第二电极层302可为金属钨(W)或氮化钛(TiN)，第二电极层302的上方可填充绝缘材料，如氮化硅(SiN)等。本公开一些实施例中第一多晶硅层200与第二多晶硅层300相连接，第一绝缘层201与第二绝缘层301相连接。
半导体器件还包括第二绝缘隔离结构500和第三绝缘隔离结构600。第二绝缘隔离结构500设置于基底本体100上且与第一绝缘隔离结构400分别设置于第一栅堆叠的两侧，第一电极层202与第二绝缘隔离结构500之间依次设置有第一绝缘层201和第一多晶硅层200。通过第一绝缘隔离结构400和第二绝缘隔离结构500能够有效抑制第一栅堆叠与其他栅堆叠之间的行锤效应和传输栅极效应。第三绝缘隔离结构600设置于基底本体100上且与第一绝缘隔离结构400分别设置于第二栅堆叠的两侧，第二电极层302与第三绝缘隔离结构600之间依次设置有第二绝缘层301和第二多晶硅层300。通过第一绝缘隔离结构400和第三绝缘隔离结构600能够有效抑制第二栅堆叠与其他栅堆叠之间的行锤效应和传输栅极效应。
本公开适用于集成电路器件(Integrated circuit device)、单元晶体管(celltransistor)、半导体存储器(memory semiconductor)等领域，例如本公开能够提供出一种避免传输栅极效应(Pass Gate Effect-free)的动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)单元结构。在DRAM结构中，上述的第一栅堆叠和第二栅堆叠均沿着与位线相交的方向延伸，可选地，两个栅堆叠的延伸方向与位线方向垂直。
相邻的器件之间的多晶硅薄膜结构可以作为源/漏区引出。如图10a-10d所示，第一多晶硅层200和第二多晶硅层300均延伸到第一绝缘隔离结构顶部的部分形成为共用源/漏区并引出位线接触，而第一多晶硅层200延伸到第二绝缘结构500顶部的部分形成为源/漏区并引出存储节点接触，第二多晶硅层300延伸到第三绝缘结构600顶部的部分形成为源/漏区并引出存储节点接触。
本公开还提供了一种电子设备，包括本公开一个或多个实施例的半导体器件，本公开一些实施例的电子设备包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
现有晶体管单元阵列的概略图如图11所示，有源区AR上设置有字线WL和位线BL，字线WL和位线BL交叉地设置，本公开提供了与现有半导体器件不同的结构和加工方法，本公开具体从A-A处截面、B-B处截面、C-C处截面对本公开的半导体器件的形成过程进行说明，本公开一个或多个提供的半导体器件的形成方法，包括如下的步骤。
如图1a～1d所示，提供半导体基底以及在半导体基底上形成第一凸起部101和第二凸起部102，可通过刻蚀等方式形成，第一凸起部101和第二凸起部102之间具有间隔，如图1d所示，图1a的C-C处截面可具有梯形状的第一凸起部101和梯形状的第二凸起部102，两者之间的间隔截面也可呈梯形，第一凸起部101和第二凸起部102的高度可相同。
如图2a～2d所示，在上述步骤的基础上，沉积介质层，本公开一些实施例中介质层例如是绝缘层，绝缘层例如可以是氧化层，比如二氧化硅等，绝缘层能够覆盖整个半导体基底上、淹没上述的第一凸起部101和第二凸起部102，并在第一凸起部101和第二凸起部102上方具有预设的高度，从而为后续的刻蚀、绝缘隔离结构的设置做准备。
如图3a～3d所示，进行掩埋式沟道阵列晶体管凹槽刻蚀，以在第一凸起部101上方和第二凸起部102上方均留下刻蚀氧化层形成的凹槽，并形成了两个凹槽之间的氧化层部分，即第一绝缘隔离结构400，在介质层中形成位于第一突起部和第二突起部的沟槽，在沟槽中形成第一栅堆叠和第二栅堆叠，第一绝缘隔离结构400，设置于基底本体100上，本公开的一个或多个实施例中第一绝缘隔离结构400还分布于第一凸起部101与第二凸起部102之间；本公开的一个或多个实施例中，对第一凸起部101和第二凸起部102进一步刻蚀，从而使第一凸起部101和第二凸起部102均具有弧形面，弧形面位于第一凸起部101和第二凸起部102的上方、接触上方的沟槽。
如图4a～4d所示，在整个器件上方沉积多晶硅层，例如可以是薄薄的一层多晶硅，铺设在整个结构的表面，包括第一凸起部101的表面和绝缘层的表面，形成中部具有凹槽状的结构，从而这层薄多晶硅的一部分用于形成最终的第一多晶硅层200和第二多晶硅层300。
如图5a～5d所示，在氧化层凹槽(沟槽)内进行间隙填充(gap-fill)，根据本公开一个或多个实施例，可以在凹槽内填充硬掩模(SOH，Spin-OnHardmask)700，使硬掩模700与多晶硅层外表面接触。具体方法可以通过先填充，再通过平坦化或回刻处理，使得氧化物层凹槽顶部露出。通过硬掩模700填充满凹槽的方式保护凹槽内的结构、可为后续的有源节点分离图形形成操作做准备。
如图6a～6d所示，通过刻蚀等方式进行有源节点分离(active nodeseparation)，刻蚀至半导体基底、只保留电路设计图案中有源区的部分。从而刻蚀掉了一部分多晶硅层和一部分氧化层，该方式能够使应用本公开方案的半导体器件在正常工作的前提下结构更为紧凑。通过该步骤可以形成第二绝缘隔离结构500和第三绝缘隔离结构600，第二绝缘隔离结构500，设置于基底本体100上，第二绝缘隔离结构500与第一绝缘隔离结构400分别设置于第一栅堆叠的两侧；第三绝缘隔离结构600，设置于基底本体100上，第三绝缘隔离结构600与第一绝缘隔离结构400分别设置于第二栅堆叠的两侧。这一步骤刻蚀可以分两个主要步骤进行，第一次进行多晶硅和氧化层的刻蚀，直到AA方向的硅露出，第二次可以采用多重掩模将AA方向的硅刻蚀形成如图6b所示的形状。
如图7a～7d所示，再次沉积绝缘层700，绝缘层700例如可以是氧化层(Oxide)，比如二氧化硅(SiO2)等。形成方法可以是先在整体结构上沉积氧化层，然后通过平坦化、回刻或其它方法使得第一多晶硅层200和第二多晶硅层300顶部露出。本公开一些实施例可使再次沉积的氧化层覆盖有源节点之间的空间(即上述6a～6d中刻蚀形成的槽)，以实现各露出的部分包括有源区之间的绝缘，从而为后续的器件加工过程做准备。
如图8a～8d所示，以保留多晶硅层的前提下再次进行掩埋式沟道阵列晶体管凹槽刻蚀，刻蚀去除掩膜层700，在第一凸起部101上方和第二凸起部102上方均留下刻蚀氧化层形成的凹槽(凸起部上方沟槽)，露出沟槽内多晶硅层，再次为形成第一栅堆叠和第二栅堆叠做准备，如图8d所示，刻蚀掉第二绝缘隔离结构500和第三绝缘隔离结构600外侧区域的氧化层，为形成其他器件做准备。
如图9a～9d所示，沉积绝缘层，例如可以在8a～8d结构的基础上进行晶体管单元栅氧化层(Gox，Gate Oxide)填充，以在整个结构的上面形成一层氧化层，氧化层可以是二氧化硅等，各部分填充或沉积的氧化层厚度可以相同或不同，栅氧化层形成的具体过程可从常规栅氧化层加工工艺中选取，本公开实施例不再进行赘述。
如图10a～10d所示，向凹槽内沉积栅极金属后进行回刻，从而在第一凸起部101上方形成与第一凸起部101连接的第一栅堆叠以及在第二凸起部102上方形成与第二凸起部102连接的第二栅堆叠；第一绝缘隔离结构400在第一栅堆叠与第二栅堆叠之间。如图10d所示，第一栅堆叠，包括由外向内的第一多晶硅层200、第一绝缘层201及第一电极层202；第一多晶硅层200，与第一凸起部101连接，包围在第一绝缘层201的外部；第一绝缘层201，包围在第一电极层202的外部；第一电极层202，与第一绝缘隔离结构400之间依次设置有第一绝缘层201和第一多晶硅层200，与第二绝缘隔离结构500之间依次设置有第一绝缘层201和第一多晶硅层200；第二栅堆叠，包括由外到内的第二多晶硅层300、第二绝缘层301及第二电极层302；第二多晶硅层300，与第二凸起部102连接，包围在第二绝缘层301的外部；第二绝缘层301，包围在第二电极层302的外部；第二电极层302，与第一绝缘隔离结构400之间依次设置有第二绝缘层301和第二多晶硅层300，与第三绝缘隔离结构600之间依次设置有第二绝缘层301和第二多晶硅层300；第一多晶硅层200，与第二多晶硅层300相连接；第一绝缘层201，与第二绝缘层301相连接。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (9)
1.一种半导体器件，其特征在于，包括：
半导体基底，包括基底本体以及自所述基底本体向上方延伸出的第一凸起部和第二凸起部；
第一栅堆叠，与所述第一凸起部连接，设置于所述第一凸起部上方；
第二栅堆叠，与所述第二凸起部连接，设置于所述第二凸起部上方；
第一绝缘隔离结构，设置于所述第一栅堆叠与所述第二栅堆叠之间；
所述第一绝缘隔离结构，设置于所述基底本体上，还分布于所述第一凸起部与所述第二凸起部之间；
第二绝缘隔离结构，设置于所述基底本体上，且与所述第一绝缘隔离结构分别设置于所述第一栅堆叠的两侧；
第三绝缘隔离结构，设置于所述基底本体上，且与所述第一绝缘隔离结构分别设置于所述第二栅堆叠的两侧；
所述第一栅堆叠，包括由外向内的第一多晶硅层、第一绝缘层及第一电极层；
所述第一多晶硅层，与所述第一凸起部连接，包围在所述第一绝缘层的外部；
所述第一绝缘层，包围在所述第一电极层的外部；
所述第一电极层，与所述第一绝缘隔离结构之间依次设置有所述第一绝缘层和所述第一多晶硅层，与所述第二绝缘隔离结构之间依次设置有所述第一绝缘层和所述第一多晶硅层。
2.根据权利要求1所述的半导体器件，其特征在于，
所述第二栅堆叠，包括由外到内的第二多晶硅层、第二绝缘层及第二电极层；
所述第二多晶硅层，与所述第二凸起部连接，包围在所述第二绝缘层的外部；
所述第二绝缘层，包围在所述第二电极的外部；
所述第二电极层，与所述第一绝缘隔离结构之间依次设置有所述第二绝缘层和所述第二多晶硅层，与所述第三绝缘隔离结构之间依次设置有所述第二绝缘层和所述第二多晶硅层。
3.根据权利要求2所述的半导体器件，其特征在于，
所述第一多晶硅层，与所述第二多晶硅层相连接；
所述第一绝缘层，与所述第二绝缘层相连接。
4.根据权利要求3所述的半导体器件，其特征在于，
所述半导体器件为动态随机存取存储器。
5.根据权利要求4所述的半导体器件，其特征在于，
所述第一凸起部和所述第二凸起部排列在动态随机存取存储器的有源区的长度方向。
6.根据权利要求2所述的半导体器件，其特征在于，
所述第一多晶硅层和所述第二多晶硅层均延伸到第一绝缘隔离结构顶部的部分形成为共用源/漏区；
所述第一多晶硅层延伸到第二绝缘结构顶部的部分形成为源/漏区；
所述第二多晶硅层延伸到第三绝缘结构顶部的部分形成为源/漏区。
7.一种电子设备，其特征在于，包括如权利要求1至6中任一权利要求所述的半导体器件。
8.根据权利要求7所述的电子设备，其特征在于，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
9.一种半导体器件的形成方法，其特征在于，包括：
提供半导体基底；
通过刻蚀方式在所述半导体基底上形成第一凸起部和第二凸起部；
在所述第一凸起部上方形成与所述第一凸起部连接的第一栅堆叠以及在所述第二凸起部上方形成与所述第二凸起部连接的第二栅堆叠；以及在所述第一栅堆叠与所述第二栅堆叠之间形成第一绝缘隔离结构；形成所述第一栅堆叠和第二栅堆叠的步骤包括：
在所述半导体基底上形成介质层；
在所述介质层中分别形成位于第一突起部和第二突起部上方的沟槽；
在所述沟槽中形成第一栅堆叠和第二栅堆叠；形成沟槽的步骤包括：
刻蚀所述介质层至第一凸起部和第二凸起部；
再刻蚀所述第一凸起部和第二凸起部，以使第一凸起部和第二凸起部上方具有弧形面，以形成分别位于第一突起部和第二突起部上方的沟槽；
形成所述第一栅堆叠和第二栅堆叠的步骤还包括：
形成沟槽后，在整个器件上方沉积一层多晶硅层；
向沟槽内填充硬掩模；
通过刻蚀方式进行有源节点分离；
在整个器件上方沉积绝缘层；
通过刻蚀绝缘层和硬掩模的方式露出所述沟槽内多晶硅层；
在多晶硅层表面沉积一层栅氧化层；
向沟槽内沉积栅极金属。
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