CN108735739A - 半导体器件 - Google Patents

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Abstract

本发明涉及一种半导体器件。衬底具有NMOS区域和PMOS区域。第一栅电极结构设置在衬底的NMOS区域上。第一栅电极结构包括第一阻挡层、第一栅电极层和第二阻挡层，其如所列的次序堆叠。第二栅电极结构设置在PMOS区域上。第二栅电极结构包括第三阻挡层、第二栅电极层和第三栅电极层，其如所列的次序堆叠。第一栅电极层和第三栅电极层包括基本相同的材料。第二阻挡层和第二栅电极层包括基本相同的材料。

Description

半导体器件
技术领域
本发明构思涉及半导体器件。
背景技术
半导体器件可以包括由阈值电压可不同的晶体管形成的各种各样的功能块。半导体器件的功能块可以包括逻辑晶体管、用于SRAM(静态随机存取存储器)芯片的晶体管、或用于DRAM(动态随机存取存储器)芯片的晶体管。
发明内容
根据本发明构思的一示例性实施方式，一种半导体器件提供如下。衬底具有NMOS区域和PMOS区域。第一栅电极结构设置在衬底的NMOS区域上。第一栅电极结构包括第一阻挡层、第一栅电极层和第二阻挡层，其如所列的次序堆叠。第二栅电极结构设置在PMOS区域上。第二栅电极结构包括第三阻挡层、第二栅电极层和第三栅电极层，其如所列的次序堆叠。第一栅电极层和第三栅电极层包括基本相同的材料。第二阻挡层和第二栅电极层包括基本相同的材料。
根据本发明构思的一示例性实施方式，一种半导体器件提供如下。衬底具有NMOS区域和PMOS区域。层间绝缘层设置在衬底上，具有设置在衬底的NMOS区域中的第一沟槽和设置在衬底的PMOS区域中的第二沟槽。第一盖层设置在第一沟槽的上部中。第一栅极绝缘层设置在第一沟槽的下部中，沿着第一沟槽的侧壁和底表面延伸。第一栅电极结构设置在第一沟槽的下部中以及在第一栅极绝缘层上。第一栅电极结构包括设置在第一栅极绝缘层上的第一阻挡层、设置在第一阻挡层上的第一栅电极层、以及设置在第一栅电极层上的第二阻挡层。第二盖层设置在第二沟槽的上部中。第二栅极绝缘层设置在第二沟槽的下部中，沿着第二沟槽的侧壁和底表面延伸。第二栅电极结构设置在第二沟槽的下部中以及在第二栅极绝缘层上。第二栅电极结构包括设置在第二栅极绝缘层上的第三阻挡层、设置在第三阻挡层上的第二栅电极层、以及设置在第二栅电极层上的第三栅电极层。第二阻挡层、第一盖层、第一栅极绝缘层、第一阻挡层和第一栅电极层填充第一沟槽。第三栅电极层、第二盖层、第二栅极绝缘层、第三阻挡层和第二栅电极层填充第二沟槽。第一栅电极层和第三栅电极层包括基本相同的材料。第二阻挡层和第二栅电极层包括基本相同的材料。第二栅电极层和第三栅电极层包括不同的材料。
根据本发明构思的一示例性实施方式，一种半导体器件提供如下。衬底具有NMOS区域和PMOS区域。层间绝缘层设置在衬底上，具有设置在衬底的NMOS区域中的第一沟槽和设置在衬底的PMOS区域中的第二沟槽。第一盖层设置在第一沟槽的上部中。第一栅极绝缘层设置在第一沟槽的下部中，并沿着第一沟槽的侧壁和底表面延伸。第一栅电极结构设置在第一沟槽的下部中以及在第一栅极绝缘层上。第一栅电极结构包括设置在第一栅极绝缘层上的第一阻挡层、设置在第一阻挡层上的第一栅电极层、以及设置在第一栅电极层上的第二阻挡层。第二盖层设置在第二沟槽的上部中。第二栅极绝缘层设置在第二沟槽的下部上，并沿着第二沟槽的侧壁和底表面延伸。第二栅电极结构设置在第二沟槽的下部中以及在第二栅极绝缘层上。第二栅电极结构包括设置在第二栅极绝缘层上的第三阻挡层和设置在第三阻挡层上的第四栅电极层。第二阻挡层、第一栅极绝缘层、第一阻挡层和第一栅电极层填充第一沟槽。第四栅电极层，第二栅极绝缘层和第三阻挡层填充第二沟槽。第四栅电极层包含氮化物。第一栅电极层和第四栅电极层包含不同的材料。
附图说明
通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的这些及另外的特征将变得更加明显，附图中：
图1是用于说明根据本发明构思的一些实施方式的半导体器件的布局图；
图2A和图2B是沿图1的线A-A'和线B-B'截取的剖视图；
图3是图2A的区域K的放大图；以及
图4至图17是用于说明根据本发明构思的一些实施方式的半导体器件的视图。
具体实施方式
在根据本发明构思的一些实施方式的半导体器件的附图中，示例性地示出了包括鳍型图案形状的沟道区域的鳍型晶体管(FinFET)，但本发明构思不限于此。当然，根据本发明构思的一些实施方式的半导体器件可以包括平面晶体管、隧穿晶体管(FET)、包括纳米线的晶体管、包括纳米片的晶体管、或三维(3D)晶体管。此外，根据本发明构思的一些实施方式的半导体器件可以包括双极结型晶体管、横向双扩散晶体管(LDMOS)等。
图1是用于说明根据本发明构思的一些实施方式的半导体器件的布局图。图2A和图2B是沿图1的线A-A'和线B-B'截取的剖视图。图3是图2A的区域K的放大图。在图1中，第一栅极间隔物140、第二栅极间隔物240、第一盖层161、第二盖层261、第一层间绝缘层191、第二层间绝缘层192、第一接触151C和第二接触251C未被示出以使图示清楚。
参照图1至图3，根据本发明构思的一些实施方式的半导体器件包括形成在衬底100上的第一晶体管101和第二晶体管201。
NMOS区域I和PMOS区域II被限定在衬底100中。NMOS区域I和PMOS区域II彼此分开，并且所述区域可以彼此连接。NMOS区域I和PMOS区域II可以被包括在具有相同功能的部分中，即逻辑区域或I/O区域。或者，NMOS区域I和PMOS区域II可以被包括在具有不同功能的部分中，即逻辑区域、SRAM区域和I/O区域中的一个。
衬底100可以是体硅或绝缘体上硅(SOI)。衬底100可以是硅衬底，或者可以包括但不限于诸如硅锗、SGOI(绝缘体上硅锗)、铟锑化物、铅碲化合物、铟砷化物、铟磷化物、镓砷化物或镓锑化物的其它材料。在以下描述中，为了说明的方便，衬底100将被描述成包含硅的衬底。
第一鳍型图案F1和第一栅电极结构120设置在衬底100的NMOS区域I上。第二鳍型图案F2和第二栅电极结构220设置在衬底100的PMOS区域II上。
第一晶体管101形成在NMOS区域I中，第二晶体管201形成在PMOS区域中。因此，第一晶体管101为n型晶体管，第二晶体管201为p型晶体管。
第一晶体管101包括第一栅极绝缘层130、第一栅电极结构120、第一栅极间隔物140、第一盖层161、第一鳍型图案F1和第一源极/漏极151。
第二晶体管201可以包括第二栅极绝缘层230、第二栅电极结构220、第二栅极间隔物240、第二盖层261、第二鳍型图案F2和第二源极/漏极251。
第一鳍型图案F1和第二鳍型图案F2从衬底100突出。第一鳍型图案F1沿着第一方向D11延伸。第二鳍型图案F2可以沿着第二方向D12延伸较长。虽然第一方向D11和第二方向D12被示为相同的方向，但本发明构思不限于此。例如，第一方向D11和第二方向D12可以是不同的方向。
第一鳍型图案F1和第二鳍型图案F2可以是从衬底100生长的外延层。本发明构思不限于此。例如，衬底100可以被图案化以形成第一鳍型图案F1和第二鳍型图案F2。第一鳍型图案F1和第二鳍型图案F2的每个可以包括例如作为元素半导体材料的硅或锗。第一鳍型图案F1和第二鳍型图案F2的每个可以包括化合物半导体，并且可以包括例如IV-IV族化合物半导体或III-V族化合物半导体。
具体地，当以IV-IV族化合物半导体为例时，第一鳍型图案F1和第二鳍型图案F2可以是包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物、或掺杂有IV族元素的化合物。当以III-V族化合物半导体为例时，第一鳍型图案F1和第二鳍型图案F2的每个可以是通过III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的至少一种的结合而形成的二元化合物、三元化合物或四元化合物。
为了描述的方便，第一鳍型图案F1和第二鳍型图案F2的每个将被假设成硅鳍型图案。
第一栅电极结构120设置在第一鳍型图案F1上，在与第一鳍型图案F1交叉的第三方向D21上延伸。第二栅电极结构220设置在第二鳍型图案F2上，在与第二鳍型图案F2交叉的第四方向D22上延伸。
第一层间绝缘层191设置在衬底100的NMOS区域I和PMOS区域II上。第一层间绝缘层191包括第一沟槽T1和第二沟槽T2。
第一沟槽T1设置在衬底100的NMOS区域I上。第一沟槽T1包括第一沟槽T1的上部T1-U和第一沟槽T1的下部T1-L。第二沟槽T2设置在衬底100的PMOS区域II上。第二沟槽T2包括第二沟槽T2的上部T2-U和第二沟槽T2的下部T2-L。
第一层间绝缘层191可以包括例如硅氧化物、硅氮化物、硅氮氧化物或低介电常数材料。低介电常数材料可以包括但不限于例如FOX(可流动氧化物)、TOSZ(东燃硅氮烷(Torene SilaZane))、USG(无掺杂二氧化硅玻璃)、BSG(硼硅玻璃)、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)、PETEOS(等离子体增强原硅酸四乙酯)、FSG(氟化物硅酸盐玻璃)、CDO(碳掺杂硅氧化物)、干凝胶、气凝胶、无定形氟化碳、OSG(有机硅酸盐玻璃)、聚对二甲苯、BCB(二苯并环丁烯)、SiLK、聚酰亚胺、多孔聚合材料或其组合。
第一栅极间隔物140设置在衬底100的NMOS区域I上。第一栅极间隔物140可以限定第一沟槽T1。例如，第一沟槽T1可以使第一栅极间隔物140作为第一沟槽T1的侧壁，并使第一鳍型图案F1的上表面作为第一沟槽T1的底表面。第一栅极间隔物140可以延伸遍及第一沟槽T1的上部T1-U和第一沟槽T1的下部T1-L。
第二栅极间隔物240设置在衬底100的PMOS区域II上。第二栅极间隔物240可以限定第二沟槽T2。例如，第二沟槽T2可以使第二栅极间隔物240作为第二沟槽T2的侧壁，并使第二鳍型图案F2的上表面作为第二沟槽T2的底表面。第二栅极间隔物240可以延伸遍及第二沟槽T2的上部T2-U和第二沟槽T2的下部T2-L。
第一栅极间隔物140和第二栅极间隔物240可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)或其组合。
虽然第一栅极间隔物140和第二栅极间隔物240的每个被示为单层，但这是为了说明的方便。本发明构思不限于此。例如，第一栅极间隔物140和第二栅极间隔物240包括多个层。在这种情况下，第一栅极间隔物140和第二栅极间隔物240中包括的多个层中的至少一个可以包含诸如硅氧碳氮化物(SiOCN)的低介电常数材料。此外，第一栅极间隔物140和第二栅极间隔物240中包括的多个层中的至少一个可以具有L状形状。第一栅极间隔物140和第二栅极间隔物240可以用作引导部，用于形成第一栅电极结构120和第二栅电极结构220的自对准接触。因此，第一栅极间隔物140和第二栅极间隔物240可以包括相对于第一层间绝缘层191具有蚀刻选择性的材料。
第一盖层161设置在第一沟槽T1的上部T1-U中。第一栅极绝缘层130和第一栅电极结构120设置在第一沟槽T1的下部T1-L中。第一盖层161、第一栅极绝缘层130和第一栅电极结构120完全填充第一沟槽T1。
第一栅极绝缘层130设置在衬底100的NMOS区域I中。第一栅极绝缘层130设置在第一沟槽T1的下部T1-L中，沿着第一沟槽T1的底表面延伸，并且沿着第一沟槽T1的侧壁的一部分延伸。例如，距离衬底100的上表面，第一栅极绝缘层130的最上表面可以低于第一栅极间隔物140的上表面。例如，第一栅极绝缘层130的最上表面与第一盖层161接触。
第一栅极绝缘层130包括第一界面层131和第一高介电常数绝缘层132。第一界面层131设置在第一鳍型图案F1的上表面上。第一界面层131设置在第一沟槽T1的底表面上。第一高介电常数绝缘层132设置在第一界面层131上。第一高介电常数绝缘层132设置在第一沟槽T1的下部T1-L中，沿着第一沟槽T1的底表面和侧壁的一部分延伸。
第二盖层261设置在第二沟槽T2的上部T2-U中。第二栅极绝缘层230和第二栅电极结构220设置在第二沟槽T2的下部T2-L中。第二盖层261、第二栅极绝缘层230和第二栅电极结构220完全填充第二沟槽T2。
第二栅极绝缘层230设置在衬底100的PMOS区域II上。第二栅极绝缘层230设置在第二沟槽T2的下部T2-L中，沿着第二沟槽T2的底表面延伸，并且沿着第二沟槽T2的侧壁的一部分延伸。例如，距离衬底100的上表面，第二栅极绝缘层230的最上表面可以低于第二栅极间隔物240的上表面。例如，第二栅极绝缘层230的最上表面与第二盖层261接触。
第二栅极绝缘层230包括第二界面层231和第二高介电常数绝缘层232。第二界面层231设置在第二鳍型图案F2的上表面上。第二界面层231设置在第二沟槽T2的底表面上。第二高介电常数绝缘层232设置在第二界面层231上。第二高介电常数绝缘层232设置在第二沟槽T2的下部T2-L中并沿着第二沟槽T2的底表面和侧壁设置。
虽然第一界面层131和第二界面层231被示为未设置在第一沟槽T1和第二沟槽T2的侧壁上，但本发明构思不限于此。取决于形成第一界面层131和第二界面层231的方法，第一界面层131和第二界面层231也可以形成在第一沟槽T1和第二沟槽T2的侧壁上。
第一界面层131和第二界面层231的每个例如可以包括但不限于硅氧化物。例如，取决于衬底100的类型或第一高介电常数绝缘层132和第二高介电常数绝缘层232的类型，第一界面层131和第二界面层231可以包含其它物质。
第一高介电常数绝缘层132和第二高介电常数绝缘层232可以包含例如铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铅锌铌酸盐或其组合。
本发明构思不限于此。例如，第一高介电常数绝缘层132和第二高介电常数绝缘层232可以包含但不限于氮氧化物(例如铪氮氧化物)或前述金属材料的氮化物(例如铪氮化物)中的一种或更多种。
第一栅极绝缘层130和第二栅极绝缘层230可以以相同的水平形成。这里，术语“相同的水平”意指通过相同制造工艺形成。
第一栅电极结构120设置在第一沟槽T1的下部T1-L中以及在第一栅极绝缘层130上。第一栅电极结构120填充在第一盖层161和第一栅极绝缘层130设置于第一沟槽T1中之后第一沟槽T1的剩余部分。在一示例性实施方式中，第一栅电极结构120、第一盖层161和第一栅极绝缘层130填充第一沟槽T1。
第一栅电极结构120包括第一阻挡层121、第一栅电极层123和第二阻挡层125。在一示例性实施方式中，第一阻挡层121、第一栅电极层123和第二阻挡层125以所列次序堆叠在衬底100的NMOS区域I上。
第一阻挡层121设置在第一栅极绝缘层130上。例如，第一阻挡层121与第一栅极绝缘层130接触。第一阻挡层121设置在第一沟槽T1的下部T1-L中，沿着第一沟槽T1的侧壁和底表面延伸。第一阻挡层121沿着第一沟槽T1的下部T1-L的侧壁和第一沟槽T1的底表面延伸。第一阻挡层121沿着第一栅极绝缘层130的轮廓设置。例如，第一阻挡层121的最上表面与第一盖层161接触。
第一栅电极层123设置在第一阻挡层121上。第一栅电极层123设置在第一沟槽T1的下部T1-L上，沿着第一沟槽T1的侧壁和底表面延伸。第一栅电极层123沿着第一沟槽T1的侧壁和底表面延伸。第一栅电极层123沿着第一阻挡层121的轮廓设置。例如，第一栅电极层123的最上表面与第一盖层161接触。
第二阻挡层125设置在第一栅电极层123上。第二阻挡层125与第一阻挡层121和第一栅电极层123一起填充第一沟槽T1的下部T1-L。换言之，第二阻挡层125可以填充在第一盖层161、第一栅极绝缘层130、第一阻挡层121和第一栅电极层123设置于第一沟槽T1中之后第一沟槽T1的剩余部分。在一示例性实施方式中，第二阻挡层125、第一栅极绝缘层130、第一阻挡层121和第一栅电极层123填充第一沟槽T1。
第一盖层161设置在第一栅电极结构120上。例如，第一盖层161设置在第二阻挡层125上。从衬底100的NMOS区域I的上表面到第二阻挡层125的上表面的第一高度H1小于从衬底100的NMOS区域I的上表面到第一层间绝缘层191的上表面的第二高度H2。第一层间绝缘层191的上表面在第二高度H2处与第一盖层161的上表面基本上共平面。
第二栅电极结构220设置在第二沟槽T2的下部T2-L中以及在第二栅极绝缘层230上。第二栅电极结构220填充在第二盖层261和第二栅极绝缘层230设置于第二沟槽T2中之后第二沟槽T2的剩余部分。在一示例性实施方式中，第二栅电极结构220、第二盖层261和第二栅极绝缘层230填充第二沟槽T2。
第二栅电极结构220包括第三阻挡层221、第二栅电极层223和第三栅电极层225。在一示例性实施方式中，第三阻挡层221、第二栅电极层223和第三栅电极层225按所列次序堆叠在衬底100的PMOS区域II上。在一示例性实施方式中，第二栅电极层223和第三栅电极层225包括不同的材料。
第三阻挡层221设置在第二栅极绝缘层230上。例如，第三阻挡层221与第二栅极绝缘层230接触。第三阻挡层221设置在第二沟槽T2的下部T2-L中，沿着第二沟槽T2的侧壁和底表面延伸。第三阻挡层221沿着第二沟槽T2的下部T2-L的侧壁和第二沟槽T2的底表面延伸。第三阻挡层221沿着第二栅极绝缘层230的轮廓设置。例如，第三阻挡层221的最上表面与第二盖层261接触。
第二栅电极层223可以设置在第三阻挡层221上。第二栅电极层223设置在第二沟槽T2的下部T2-L中，沿着第二沟槽T2的侧壁和底表面延伸。第二栅电极层223沿着第二沟槽T2的下部T2-L的侧壁和第二沟槽T2的底表面延伸。第二栅电极层223沿着第三阻挡层221的轮廓设置。例如，第二栅电极层223的最上表面与第二盖层261接触。
第三栅电极层225设置在第二栅电极层223上。第三栅电极层225与第三阻挡层221和第二栅电极层223一起填充第二沟槽T2的下部T2-L。换言之，第三栅电极层225可以填充在第二盖层261、第二栅极绝缘层230、第三阻挡层221和第二栅电极层223设置于第二沟槽T2中之后第二沟槽T2的剩余部分。在一示例性实施方式中，第三栅电极层225、第二盖层261、第二栅极绝缘层230、第三阻挡层221和第二栅电极层223填充第二沟槽T2。
第二盖层261设置在第二栅电极结构220上。例如，第二盖层261设置在第三栅电极层225上。从衬底100的PMOS区域II的上表面到第三栅电极层225的上表面的第三高度H3小于从衬底100的PMOS区域II的上表面到第一层间绝缘层191的上表面的第四高度H4。第一层间绝缘层191的上表面在第四高度H4处与第二盖层261的上表面基本上共平面。
第一栅电极层123的第一厚度THK1可以与第二阻挡层125的第二厚度THK2基本相同，或者可以小于第二阻挡层125的第二厚度THK2。这里，第一厚度THK1和第二厚度THK2沿着第一方向D11测量。
第一源极/漏极151和第二源极/漏极251分别与第一栅电极结构120和第二栅电极结构220相邻设置。第一源极/漏极151和第二源极/漏极251的每个可以包括但不限于形成在衬底100中的外延层。例如，第一源极/漏极151和第二源极/漏极251的每个可以是通过将杂质注入到衬底100中而形成的杂质区域。此外，第一源极/漏极151和第二源极/漏极251的每个可以是包括从衬底100的上表面向上突出的上表面的升高的源极/漏极。
在图2B中，第一源极/漏极151连接到第一接触151C，第二源极/漏极251连接到第二接触251C。第二层间绝缘层192可以设置在第一盖层161和第二盖层261上。第二层间绝缘层192可以包括但不限于与第一层间绝缘层191基本相同的材料。“基本相同的材料”可以包括由工艺变化或空间变化所致的元素量的任何差异。
第一接触151C穿透第一层间绝缘层191和第二层间绝缘层192以接触第一源极/漏极151。第二接触251C穿透第一层间绝缘层191和第二层间绝缘层192以接触第二源极/漏极251。
第一接触151C和第二接触251C可以包括例如W、Al或Cu。
在以下附图中，第一接触151C和第二接触251C被省略，但本发明构思不限于此。例如，在本发明构思的所有实施方式中，理所当然地，第二层间绝缘层192可以进一步设置在第一层间绝缘层191上，并且延伸到第一源极/漏极151和第二源极/漏极251的第一接触151C和第二接触251C可以进一步设置为穿透第二层间绝缘层192。
再参照图1至图3，第一阻挡层121和第三阻挡层221可以包括金属氮化物。例如，第一阻挡层121和第三阻挡层221可以包括钛氮化物(TiN)或钽氮化物(TaN)。
在根据本发明构思的一些实施方式的半导体器件的制造工艺期间，第一阻挡层121和第三阻挡层221可以以相同的水平形成。例如，在根据本发明构思的一些实施方式的半导体器件的制造工艺期间，第一阻挡层121和第三阻挡层221可以通过在初始第一阻挡层和初始第三阻挡层的形成之后执行其氮化工艺而形成。氮化工艺可以使用以工艺气体的预定百分比包含氮的气体被执行。第一阻挡层121和第三阻挡层221可以包含比初始第一阻挡层和初始第三阻挡层更大量的氮。
在一些实施方式中，第一阻挡层121和第三阻挡层221可以是单层。在这种情况下，第一阻挡层121和第三阻挡层221可以包括例如钛氮化物(TiN)。第一阻挡层121与第一栅极绝缘层130接触，第三阻挡层221与第二栅极绝缘层230接触。
然而，本发明构思不限于此。第一阻挡层121和第三阻挡层221可以包括两个或更多个层。例如，如图3中所示，第一阻挡层121包括两层。第一阻挡层121包括设置在第一栅极绝缘层130上并与第一栅极绝缘层130接触的第一层121-1、以及插置在第一层121-1与第一栅电极层123之间的第二层121-2。在这种情况下，第一层121-1可以包括例如钛氮化物(TiN)，第二层121-2可以包括例如钽氮化物(TaN)。
类似于第一阻挡层121的构造，第三阻挡层221可以包括设置在第二栅极绝缘层230上并与第二栅极绝缘层230接触的第三层、以及插置在第三层与第二栅电极层223之间的第四层。在这种情况下，第三层例如可以包括钛氮化物(TiN)，第四层例如可以包括钽氮化物(TaN)。
如果第一阻挡层121和第三阻挡层221被多层化而具有两个或更多个层，则在根据本发明构思的一些实施方式的半导体器件的制造工艺期间，第二层121-2和第四层可以以相同的水平形成。在形成初始第二层和初始第四层之后，可以对初始第二层和初始第四层执行氮化工艺以形成第二层121-2和第四层。第二层121-2和第四层可以包含比初始第二层和初始第四层更大量的氮。
第一盖层161和第二盖层261可以包括例如氮化物或氧化物。在一些实施方式中，第一盖层161和第二盖层261可以包含SiN、SiON或SiCON。第一盖层161和第二盖层261可以保护第一栅电极结构120和第二栅电极结构220的每个以防止性能变化。结果，第一盖层161和第二盖层261可以保持第一栅电极结构120和第二栅电极结构220的阈值电压恒定。
第一栅电极层123和第三栅电极层225可以包含基本相同的材料。例如，第一栅电极层123和第三栅电极层225可以包含Ti、TiAl、TiAlN、TiAlC或TiAlCN。第一栅电极层123和第三栅电极层225可以包含n型功函数控制材料。在一些实施方式中，第一栅电极层123和第三栅电极层225可以包含钛铝碳化物(TiAlC)。
例如，第一栅电极层123和第三栅电极层225可以以相同的水平形成。
第二阻挡层125和第二栅电极层223可以包含基本相同的材料。例如，第二阻挡层125和第二栅电极层223可以包括金属氮化物(例如钛氮化物(TiN))。
另一方面，第二阻挡层125和第二栅电极层223不需要以相同的水平形成。例如，第二阻挡层125的氮含量可以不同于第二栅电极层223的氮含量。
例如，在根据本发明构思的一些实施方式的半导体器件的制造工艺期间，第二栅电极层223可以通过在初始第二栅电极层形成之后执行初始第二栅电极层的氮化工艺而形成。第二栅电极层223可以包含比初始第二栅电极层更大量的氮。另一方面，例如，不需要对第二阻挡层125执行氮化工艺。
第一栅电极层123、第二栅电极层223和第三栅电极层225可以用于调节每个晶体管的功函数以调节操作特性。如上所述，如果第一晶体管101作为n型晶体管操作，则第一栅电极层123包含n型功函数控制材料(例如TiAlC)。另一方面，第二晶体管201包括第二栅电极层223和第三栅电极层225，但是第二栅电极层223可以调节第二晶体管201的功函数。如上所述，如果第二晶体管201作为p型晶体管操作，则第二栅电极层223包含p型功函数控制物质(例如TiN)。
在图2A中，在第一晶体管101中，包括钛氮化物(TiN)的层未设置在第一阻挡层121与第一栅电极层123之间。同时，因为第二晶体管201包括含TiN的第二栅电极层223，所以根据第一晶体管101和第二晶体管201的阈值电压的类型可以彼此不同。
例如，第一晶体管101可以是n型低电压晶体管。第二晶体管201可以是p型常规电压晶体管。
第一晶体管101和第二晶体管201的阈值电压可以使用第一阻挡层121和第三阻挡层221中包含的氮含量、第一栅电极层123、第二栅电极层223和第三栅电极层225的厚度、或第二栅电极层223中包含的氮含量被调节。
例如，当第一阻挡层121的氮含量大于初始第一阻挡层的氮含量时，与初始第一阻挡层的氮含量和第一阻挡层121的氮含量相同的情况相比，第一晶体管101的阈值电压可以变得更低。
同时，当初始第三阻挡层的氮含量变得大于第三阻挡层221的氮含量时，第二晶体管201的阈值电压可以变得比初始第三阻挡层的氮含量和第三阻挡层221的氮含量相同的情况更低。
此外，当初始第二栅电极层的氮含量变得大于第二栅电极层223的氮含量时，第二晶体管201的阈值电压可以变得比初始第二栅电极层的氮含量和第二栅电极层223的氮含量相同的情况更低。
通过氮化工艺可以增加第三阻挡层221的氮含量和第二栅电极层223的氮含量。
稍后将描述使用第一栅电极层123、第二栅电极层223和第三栅电极层225的厚度的组合调节晶体管的阈值电压。
图4是用于说明根据本发明构思的一些实施方式的半导体器件的视图。
图4是沿图1的线A-A'和线B-B'截取的剖视图。为了说明的方便，将描述与以上所述的那些的差异。
参照图1至图4，第三晶体管202形成在PMOS区域II中。
形成在NMOS区域I中的第一晶体管101可以与图2A的第一晶体管101相同。
第三晶体管202包括第二栅极绝缘层230'、第二栅电极结构220'、第二栅极间隔物240、第二盖层261、第二鳍型图案F2和第二源极/漏极251。
第二栅极绝缘层230'与图2A的第二栅极绝缘层230之间的差异在于，第二栅极绝缘层230'还包括第一氧化物层233。
第一氧化物层233设置在第二高介电常数绝缘层232上并插置在第二高介电常数绝缘层232与第三阻挡层221之间。第一氧化物层233设置在第二沟槽的下部T2-L中，沿着第二沟槽T2的底表面和侧壁延伸。第一氧化物层233沿着第二沟槽T2的底表面和侧壁的一部分延伸。例如，第一氧化物层233沿着第二高介电常数绝缘层232的轮廓设置。
第一氧化物层233可以包含镧系元素。例如，第一氧化物层233可以包含LaO。
第二栅电极结构220'包括第三阻挡层221、第二栅电极层223'和第三栅电极层225'。
第二栅电极层223'与图2A的第二栅电极层223之间的差异为厚度的差异。第二栅电极层223'的厚度可以大于图2A的第二栅电极层223的厚度。
第三栅电极层225'与图2A的第三栅电极层225之间的差异为厚度的差异。第三栅电极层225'的厚度可以小于图2A的第三栅电极层225的厚度。
由于包括p型功函数控制材料(例如TiN)的第二栅电极层223'的厚度比图2A的第二栅电极层223的厚度更厚，并且包括n型功函数控制材料(例如TiAlC)的第三栅电极层225'的厚度比图2A的第三栅电极层225的厚度更薄，因此第三晶体管202的阈值电压可以低于第二晶体管201的阈值电压。第三晶体管202可以例如为p型低电压晶体管。
在一示例性实施方式中，通过调节第二栅电极层223和第三栅电极层225的厚度，可以调节PMOS区域II中的晶体管的阈值电压。
图5是示出根据本发明构思的一些实施方式的半导体器件的图。图5是沿图1的线A-A'和线B-B'截取的剖视图。为了说明的方便，将描述与以上所述的那些的差异。
参照图1至图5，第四晶体管203形成在PMOS区域II中。
形成在NMOS区域I中的第一晶体管101可以与图2A的第一晶体管101相同。
第四晶体管203包括第二栅极绝缘层230、第二栅电极结构220'、第二栅极间隔物240、第二盖层261、第二鳍型图案F2和第二源极/漏极251。
与图4的第三晶体管202相比，第四晶体管203不需要包括第一氧化物层233。因此，第四晶体管203的阈值电压可以低于第三晶体管202的阈值电压。
此外，与图2A的第二晶体管201相比，第二栅电极层223'的厚度可以比第二栅电极层223的厚度更厚。因此，第四晶体管203的阈值电压可以低于第二晶体管201的阈值电压。
例如，第四晶体管203可以是p型超低电压晶体管。
图6是示出根据本发明构思的一些实施方式的半导体器件的图。图6是沿图1的线A-A'和线B-B'截取的剖视图。为了说明的方便，将描述与以上所述的那些的差异。
参照图1至图6，第五晶体管204可以形成在PMOS区域II中。
形成在NMOS区域I中的第一晶体管101可以与图2A的第一晶体管101相同。
第五晶体管204包括第二栅极绝缘层230'、第三栅电极结构270、第二栅极间隔物240、第二盖层261、第二鳍型图案F2和第二源极/漏极251。
第三栅电极结构270包括第三阻挡层221和第四栅电极层227。
第四栅电极层227设置在第二沟槽T2的下部T2-L中，并且设置在第三阻挡层221上。第四栅电极层227填充在第二盖层261、第二栅极绝缘层230'和第三阻挡层221设置于第二沟槽T2中之后第二沟槽T2的剩余部分。第二盖层261设置在第三栅电极结构270上。第二盖层261设置在第三栅电极结构270上。在一示例性实施方式中，第四栅电极层227、第二盖层261、第二栅极绝缘层230'和第三阻挡层221填充沟槽T2。
第四栅电极层227可以包括例如金属氮化物。例如，第四栅电极层227可以包括钛氮化物(TiN)。
在根据本发明构思的一些实施方式的半导体器件的制造工艺期间，第四栅电极层227可以通过在初始第四栅电极层形成之后执行初始第四栅电极层的氮化工艺而形成。第四栅电极层227可以包含比初始第四栅电极层更大量的氮。
例如，第五晶体管204可以为p型低电压晶体管。与p型低电压晶体管的第三晶体管202相比，第五晶体管204的第三栅电极结构270可以实质上几乎不包含n型功函数控制材料(例如TiAlC)。因此，第五晶体管204的阈值电压可以低于相同类型的第三晶体管202的阈值电压。
图7是用于说明根据本发明构思的一些实施方式的半导体器件的视图。
图7是沿图1的线A-A'和线B-B'截取的剖视图。为了说明的方便，将描述与以上所述的那些的差异。
参照图1至图7，第六晶体管205形成在PMOS区域II中。
形成在NMOS区域I中的第一晶体管101可以与图2A的第一晶体管101相同。
第六晶体管205包括第二栅极绝缘层230、第三栅电极结构270、第二栅极间隔物240、第二盖层261、第二鳍型图案F2和第二源极/漏极251。
与第五晶体管204相比，第六晶体管205不需要包括第一氧化物层233。因此，第六晶体管205的阈值电压可以低于第五晶体管204的阈值电压。
例如，第六晶体管205可以为p型超低电压晶体管。与p型超低电压晶体管的第四晶体管203相比，第六晶体管205的第三栅电极结构270可以实质上几乎不包含n型功函数控制材料(例如TiAlC)。因此，第六晶体管205的阈值电压可以低于相同类型的第四晶体管203的阈值电压。
图8是示出根据本发明构思的一些实施方式的半导体器件的图。图8是沿图1的线A-A'和线B-B'截取的剖视图。为了说明的方便，将描述与以上所述的那些的差异。
参照图1、图2A和图8，第七晶体管102形成在NMOS区域I中。
形成在PMOS区域II中的第二晶体管201可以与图2A的第二晶体管201相同。
第七晶体管102可以包括第一栅极绝缘层130'、第一栅电极结构120'、第一栅极间隔物140、第一盖层161、第一鳍型图案F1和第一源极/漏极151。
第一栅极绝缘层130'与图2A的第一栅极绝缘层130之间的差异在于，第一栅极绝缘层130'还包括第二氧化物层133。
第二氧化物层133设置在第一高介电常数绝缘层132上并插置在第一高介电常数绝缘层132与第一阻挡层121之间。第二氧化物层133设置在第一沟槽T1的下部T1-L中，沿着第一沟槽T1的底表面和侧壁延伸。第二氧化物层133沿着第一沟槽T1的底表面和侧壁的一部分延伸。例如，第二氧化物层133沿着第一高介电常数绝缘层132的轮廓设置。
第二氧化物层133可以包含镧系元素。例如，第二氧化物层133可以包含LaO。
第一栅电极结构120'包括第一阻挡层121、第五栅电极层122、第一栅电极层123'和第二阻挡层125'。
第一栅电极层123'与图2A的第一栅电极层123之间的差异为厚度的差异。第一栅电极层123'的厚度THK3可以大于图2A的第一栅电极层123的厚度THK1。
第二阻挡层125'与图2A的第二阻挡层125之间的差异为厚度的差异。第二阻挡层125'的厚度THK4可以小于图2A的第二阻挡层125的厚度THK2。
第一栅电极层123'的厚度THK3可以大于第二阻挡层125'的厚度THK4。
第五栅电极层122插置在第一阻挡层121与第一栅电极层123'之间。例如，第五栅电极层122沿着第一阻挡层121的轮廓设置。
第五栅电极层122的厚度可以小于第二栅电极层223的厚度。
第五栅电极层122和第二栅电极层223可以包含基本相同的材料。例如，第五栅电极层122和第二栅电极层223可以包括例如金属氮化物。第五栅电极层122和第二栅电极层223可以包含例如钛氮化物(TiN)。
在一示例性实施方式中，第五栅电极层122和第二栅电极层223可以以相同的水平形成。第五栅电极层122和第二栅电极层223的每个可以通过在初始第五栅电极层和初始第二栅电极层形成之后对初始第五栅电极层和初始第二栅电极层执行氮化工艺而形成。在这种情况下，第五栅电极层122和第二栅电极层223的每个可以具有比初始第五栅电极层和初始第二栅电极层的每个更大量的氮。
在一示例性实施方式中，在n型晶体管的情况下，通过调节第一栅电极层123和第一栅电极层123'的厚度，可以调节阈值电压。例如，第一晶体管101的阈值电压可以低于第七晶体管102的阈值电压。例如，第七晶体管102可以为n型常规电压晶体管。
图9是用于说明根据本发明构思的一些实施方式的半导体器件的视图。图9是沿图1的线A-A'和线B-B'截取的剖视图。为了说明的方便，将描述与以上所述的那些的差异。
参照图1、图4、图8和图9，第三晶体管202形成在PMOS区域II中。第三晶体管202可以与图4的第三晶体管202相同。形成在NMOS区域I中的第七晶体管102可以与图8的第七晶体管102相同。
图10是用于说明根据本发明构思的一些实施方式的半导体器件的视图。图10是沿图1的线A-A'和线B-B'截取的剖视图。为了说明的方便，将描述与以上所述的那些的差异。
参照图1、图5、图8和图10，第四晶体管203可以形成在PMOS区域II中。第四晶体管203可以与图5的第四晶体管203相同。形成在NMOS区域I中的第七晶体管102可以与图8的第七晶体管102相同。
图11是用于说明根据本发明构思的一些实施方式的半导体器件的图。图11是沿图1的线A-A'和线B-B'截取的剖视图。为了说明的方便，将描述与以上所述的那些的差异。
参照图1、图6、图8和图11，第五晶体管204可以形成在PMOS区域II中。第五晶体管204可以与图6的第五晶体管204相同。形成在NMOS区域I中的第七晶体管102可以与图8的第七晶体管102相同。
图12是用于说明根据本发明构思的一些实施方式的半导体器件的图。图12是沿图1的线A-A'和线B-B'截取的剖视图。为了说明的方便，将描述与以上所述的那些的差异。
参照图1、图7、图8和图12，第六晶体管205形成在PMOS区域II中。第六晶体管205可以与图7的第六晶体管205相同。形成在NMOS区域中的第七晶体管102可以与图8的第七晶体管102相同。
图13是用于说明根据本发明构思的一些实施方式的半导体器件的视图。图13是沿图1的线A-A'和线B-B'截取的剖视图。为了说明的方便，将描述与以上所述的那些的差异。
参照图1、图2A、图8和图13，第八晶体管103形成在NMOS区域I中。
形成在PMOS区域II中的第二晶体管201可以与图2A的第二晶体管201相同。
第八晶体管103包括第一栅极绝缘层130'、第一栅电极结构120”、第一栅极间隔物140、第一盖层161、第一鳍型图案F1和第一源极/漏极151。
第一栅电极结构120”包括第一阻挡层121、第五栅电极层122、第一栅电极层123和第二阻挡层125。
图2A的第一晶体管101与第八晶体管103之间的差异在于，第八晶体管103还包括第二氧化物层133和第五栅电极层122。此外，图8的第七晶体管102与第八晶体管103之间的差异在于，第八晶体管103的第一栅电极层123的厚度THK1小于第一栅电极层123'的厚度THK3。第八晶体管103的第一栅电极层123的厚度THK1可以等于或小于第二阻挡层125的厚度THK2。
第八晶体管103的阈值电压可以低于第一晶体管101和第七晶体管102的阈值电压。例如，第八晶体管103可以为n型超低电压晶体管。
图14是用于说明根据本发明构思的一些实施方式的半导体器件的图。图14是沿图1的线A-A'和线B-B'截取的剖视图。为了说明的方便，将描述与以上所述的那些的差异。
参照图1、图4、图13和图14，第三晶体管202形成在PMOS区域II中。第三晶体管202可以与图4的第三晶体管202相同。形成在NMOS区域I中的第八晶体管103可以与图13的第八晶体管103相同。
图15是示出根据本发明构思的一些实施方式的半导体器件的图。图15是沿图1的线A-A'和线B-B'截取的剖视图。为了说明的方便，将描述与以上所述的那些的差异。
参照图1、图5、图13和图15，第四晶体管203形成在PMOS区域II中。第四晶体管203可以与图5的第四晶体管203相同。形成在NMOS区域I中的第八晶体管103可以与图13的第八晶体管103相同。
图16是用于说明根据本发明构思的一些实施方式的半导体器件的图。图16是沿图1的线A-A'和线B-B'截取的剖视图。为了说明的方便，将描述与以上所述的那些的差异。
参照图1、图6、图13和图16，第五晶体管204形成在PMOS区域II中。第五晶体管204可以与图6的第五晶体管204相同。形成在NMOS区域I中的第八晶体管103可以与图13的第八晶体管103相同。
图17是用于说明根据本发明构思的一些实施方式的半导体器件的图。图17是沿图1的线A-A'和线B-B'截取的剖视图。为了说明的方便，将主要描述与以上所述的那些的差异。
参照图1、图7、图13和图17，第六晶体管205形成在PMOS区域II中。第六晶体管205可以与图7的第六晶体管205相同。形成在NMOS区域I中的第八晶体管103可以与图13的第八晶体管103相同。
在以上附图中，第一阻挡层121和第三阻挡层221被示为单层，但本发明构思不限于此。例如，如参照图3所述，每个附图中的第一阻挡层121和第三阻挡层221中的至少一个可以具有多层结构。
此外，在以上附图中，单个晶体管被示为设置在衬底100的一个区域中，但本发明构思不限于此。例如，NMOS区域I可以在衬底100中形成为多个，并且第一晶体管101、第七晶体管102和第八晶体管103中的任何一个可以设置在多个NMOS区域I中。类似地，PMOS区域II可以形成为多个，并且第二晶体管201至第六晶体管205中的任何一个可以设置在多个PMOS区域II中。
在一示例性实施方式中，可以为NMOS区域I和PMOS区域II的每个区域设置具有相同或不同阈值电压的晶体管。例如，第一晶体管101、第七晶体管102和第八晶体管103中的至少两个或更多个设置在NMOS区域I中，并且第二晶体管201至第六晶体管205中的至少两个或更多个可以设置在PMOS区域II中。
虽然已经参照本发明构思的示例性实施方式示出和描述了本发明构思，但是对本领域普通技术人员将明显的是，可以在其中进行形式和细节上的各种各样的改变而不背离如由所附权利要求限定的本发明构思的精神和范围。
本申请要求享有2017年4月13日在韩国知识产权局提交的韩国专利申请第10-2017-0047712号的优先权，其公开通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底，其具有NMOS区域和PMOS区域；
层间绝缘层，其设置在所述衬底上，具有设置在所述衬底的所述NMOS区域中的第一沟槽和设置在所述衬底的所述PMOS区域中的第二沟槽；
第一盖层，其设置在所述第一沟槽的上部中；
第一栅极绝缘层，其设置在所述第一沟槽的下部中并且沿着所述第一沟槽的侧壁和底表面延伸；
第一栅电极结构，其设置在所述第一沟槽的所述下部中并且设置在所述第一栅极绝缘层上，其中所述第一栅电极结构包括设置在所述第一栅极绝缘层上的第一阻挡层、设置在所述第一阻挡层上的第一栅电极层、以及设置在所述第一栅电极层上的第二阻挡层；
第二盖层，其设置在所述第二沟槽的上部中；
第二栅极绝缘层，其设置在所述第二沟槽的下部中并且沿着所述第二沟槽的侧壁和底表面延伸；以及
第二栅电极结构，其设置在所述第二沟槽的所述下部中并且设置在所述第二栅极绝缘层上，其中所述第二栅电极结构包括设置在所述第二栅极绝缘层上的第三阻挡层、设置在所述第三阻挡层上的第二栅电极层、以及设置在所述第二栅电极层上的第三栅电极层，
其中所述第二阻挡层、所述第一盖层、所述第一栅极绝缘层、所述第一阻挡层和所述第一栅电极层填充所述第一沟槽，
其中所述第三栅电极层、所述第二盖层、所述第二栅极绝缘层、所述第三阻挡层和所述第二栅电极层填充所述第二沟槽，
其中所述第一栅电极层和所述第三栅电极层包括基本相同的材料，
其中所述第二阻挡层和所述第二栅电极层包括基本相同的材料，以及
其中所述第二栅电极层和所述第三栅电极层包括不同的材料。
2.根据权利要求1所述的半导体器件，
其中所述第一栅电极层和所述第三栅电极层的每个包含钛铝碳化物，以及
其中所述第二栅电极层包含钛氮化物。
3.根据权利要求1所述的半导体器件，
其中所述第一阻挡层与所述第一栅极绝缘层接触，
其中所述第三阻挡层与所述第二栅极绝缘层接触，以及
其中所述第一阻挡层和所述第三阻挡层的每个包含钛氮化物。
4.根据权利要求1所述的半导体器件，
其中所述第一栅电极层的厚度大于所述第二阻挡层的厚度。
5.根据权利要求1所述的半导体器件，
其中所述第一栅电极层的厚度等于所述第二阻挡层的厚度或小于所述第二阻挡层的厚度。
6.根据权利要求1所述的半导体器件，还包括：
第五栅电极层，其插置在所述第一阻挡层与所述第一栅电极层之间，
其中所述第五栅电极层和所述第二栅电极层包含基本相同的材料。
7.根据权利要求6所述的半导体器件，
其中所述第二栅电极层的厚度大于所述第五栅电极层的厚度。
8.根据权利要求6所述的半导体器件，还包括：
氧化物层，其插置在所述第一栅极绝缘层与所述第一阻挡层之间。
9.一种半导体器件，包括：
衬底，其具有NMOS区域和PMOS区域；
层间绝缘层，其设置在所述衬底上，具有设置在所述衬底的所述NMOS区域中的第一沟槽和设置在所述衬底的所述PMOS区域中的第二沟槽；
第一盖层，其设置在所述第一沟槽的上部中；
第一栅极绝缘层，其设置在所述第一沟槽的下部中并且沿着所述第一沟槽的侧壁和底表面延伸；
第一栅电极结构，其设置在所述第一沟槽的所述下部中以及在所述第一栅极绝缘层上，其中所述第一栅电极结构包括设置在所述第一栅极绝缘层上的第一阻挡层、设置在所述第一阻挡层上的第一栅电极层、以及设置在所述第一栅电极层上的第二阻挡层；
第二盖层，其设置在所述第二沟槽的上部中；
第二栅极绝缘层，其设置在所述第二沟槽的下部上并且沿着所述第二沟槽的侧壁和底表面延伸；以及
第二栅电极结构，其设置在所述第二沟槽的所述下部中以及在所述第二栅极绝缘层上，其中所述第二栅电极结构包括设置在所述第二栅极绝缘层上的第三阻挡层和设置在所述第三阻挡层上的第四栅电极层，
其中所述第二阻挡层、所述第一栅极绝缘层、所述第一阻挡层和所述第一栅电极层填充所述第一沟槽，
其中所述第四栅电极层、所述第二栅极绝缘层和所述第三阻挡层填充所述第二沟槽，
其中所述第四栅电极层包含氮化物，以及
其中所述第一栅电极层和所述第四栅电极层包含不同的材料。
10.根据权利要求9所述的半导体器件，
其中所述第一栅电极层包含钛铝碳化物，以及
其中所述第四栅电极层包含钛氮化物。
11.根据权利要求9所述的半导体器件，
其中所述第一阻挡层与所述第一栅极绝缘层接触，
其中所述第三阻挡层与所述第二栅极绝缘层接触，以及
其中所述第一阻挡层和所述第三阻挡层的每个包含钛氮化物。
12.根据权利要求9所述的半导体器件，
其中所述第一阻挡层还包括与所述第一栅极绝缘层接触的第一层和在所述第一层与所述第一栅电极层之间的第二层，以及
其中所述第三阻挡层还包括与所述第二栅极绝缘层接触的第三层和插置在所述第三层与所述第四栅电极层之间的第四层。
13.根据权利要求9所述的半导体器件，还包括：
第五栅电极层，其插置在所述第一阻挡层与所述第一栅电极层之间，以及
所述第四栅电极层和所述第五栅电极层包含相同的材料。
14.根据权利要求9所述的半导体器件，
其中所述第一栅电极层的厚度大于所述第二阻挡层的厚度。
15.根据权利要求9所述的半导体器件，
其中所述第一栅电极层的厚度等于所述第二阻挡层的厚度或小于所述第二阻挡层的厚度。
16.一种半导体器件，包括：
衬底，其具有NMOS区域和PMOS区域；
第一栅电极结构，其设置在所述衬底的所述NMOS区域上，其中所述第一栅电极结构包括第一阻挡层、第一栅电极层和第二阻挡层，所述第一阻挡层、所述第一栅电极层和所述第二阻挡层如所列的次序堆叠；
第二栅电极结构，其设置在所述PMOS区域上，其中所述第二栅电极结构包括第三阻挡层、第二栅电极层和第三栅电极层，所述第三阻挡层、所述第二栅电极层和所述第三栅电极层如所列的次序堆叠，
其中所述第一栅电极层和所述第三栅电极层包括基本相同的材料，以及
其中所述第二阻挡层和所述第二栅电极层包括基本相同的材料。
17.根据权利要求16所述的半导体器件，
其中所述第二栅电极层和所述第三栅电极层包括不同的材料。
18.根据权利要求16所述的半导体器件，还包括：
第一栅极绝缘层，其设置在所述衬底的所述NMOS区域与所述第一阻挡层之间，
其中所述第一栅极绝缘层包括第二氧化物和设置在所述第二氧化物与所述衬底的所述NMOS区域之间的第一高介电常数绝缘层，以及
其中所述第二氧化物包括LaO。
19.根据权利要求16所述的半导体器件，还包括：
第二栅极绝缘层，其设置在所述衬底的所述PMOS区域与所述第三阻挡层之间，
其中所述第二栅极绝缘层包括第一氧化物和设置在所述第一氧化物与所述衬底的所述PMOS区域之间的第二高介电常数绝缘层，以及
其中所述第一氧化物包括LaO。
20.根据权利要求16所述的半导体器件，还包括：
第一鳍型图案，其从所述衬底的所述NMOS区域突出，
其中所述第一栅电极结构设置在所述第一鳍型图案上，使得所述第一鳍型图案设置在所述第一栅电极结构与所述衬底的所述NMOS区域之间；以及
第二鳍型图案，其从所述衬底的所述PMOS区域突出，
其中所述第二栅电极结构设置在所述第二鳍型图案上，使得所述第二鳍型图案设置在所述第二栅电极结构与所述衬底的所述PMOS区域之间。
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