CN105336787A

CN105336787A - 半导体器件及其制造方法

Info

Publication number: CN105336787A
Application number: CN201410404902.1A
Authority: CN
Inventors: 殷华湘; 朱慧珑
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2014-08-15
Filing date: 2014-08-15
Publication date: 2016-02-17
Anticipated expiration: 2034-08-15
Also published as: CN105336787B

Abstract

本发明公开了半导体器件，包括衬底、衬底上的栅极堆叠、栅极堆叠两侧的源漏区以及源漏区上的接触金属层，其特征在于：接触金属层通过栅极堆叠自动隔离，接触金属层包围了源漏区的顶部以及源漏区的至少一部分侧壁。依照本发明的半导体器件及其制造方法，通过刻蚀并填充深的源漏接触孔，使得接触金属层三面包围了MOSFET的源漏区，增大了源漏区接触面积，减小了接触电阻，并且提高了应力效应。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种能有效提高自对准接触结构的接触面积与应力效果的三维多栅FinFET及其制造方法。

背景技术

在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。

现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；对鳍片执行离子注入或者沉积掺杂层并退火，在鳍片中部形成穿通阻挡层(PTSL)以抑制寄生沟道效应；在沟槽中填充绝缘材料，回刻以露出部分鳍片，形成浅沟槽隔离(STI)；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1～5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍片进行浅掺杂形成轻掺杂漏结构(LDD)以抑制漏致感应势垒降低效应；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙的沿第一方向的两侧的鳍片上外延生长相同或者相近材料形成源漏区，优选采用SiGe、SiC等高于Si应力的材料以提高载流子迁移率；优选地，在源漏区上形成接触刻蚀停止层(CESL)；在晶片上沉积层间介质层(ILD)；刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料(HK)的栅极绝缘层以及金属/金属合金/金属氮化物(MG)的栅极导电层，并优选包括氮化物材质的栅极盖层以保护金属栅极。进一步地，利用掩模刻蚀ILD形成源漏接触孔，暴露源漏区。可选地，为了降低源漏接触电阻，在源漏接触孔中形成金属硅化物。填充金属/金属氮化物形成接触塞，通常优选填充率较高的金属W、Ti。由于CESL、栅极侧墙的存在，填充的金属W、Ti会自动对准源漏区，最终形成接触塞，因此这种接触孔以及接触塞结构也称作自对准接触(SAC)。

然而，值得注意的是，在上述自对准的源漏接触孔(SAC)刻蚀过程中，由于特征尺寸持续缩减至22nm以下，相应的可供形成接触孔的区域面积也相应缩小，这对于接触孔的刻蚀提出了极高的要求。特别是当器件隔离绝缘所需的ILD较厚时，需要提高ILD与邻近的氮化硅基材质的栅极侧墙的刻蚀选择性从而形成高深宽比(HAR)的接触孔，这需要严格精确控制刻蚀工艺参数。另一方面，刻蚀接触孔时也同样需要确保邻近的接触隔离结构(栅极侧墙、接触刻蚀停止层、ILD等)基本不被刻蚀从而提高可靠性。因此，现有的SAC工艺复杂度高，无法有效缩减制造成本以适用于大规模制造。

另一方面，出于增强沟道区载流子迁移率以提高器件驱动能力的目的，现有技术对于大尺寸的MOSFET，往往通过在源漏区、源漏接触上和/或中形成应力衬层，通过外部叠加的层向沟道区施加垂直方向以及水平方向的应力，以分别控制电子、空穴的迁移率。然而，随着器件尺寸急剧缩减，源漏区、特别是FinFET结构的源漏区不仅沟道方向长度减小而且横向宽度也减小为鳍片结构的线宽，使得起到应力增强作用的衬层无法完全覆盖、或者衬层自身尺寸过小而达不到所需的应力。

综上所述，现有的SAC以及相邻隔离结构的制造方法无法有效确保足够的接触面积以及所需的应力效果，亟待改进。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能有效提高自对准接触结构(SAC)的接触面积和应力效果。

为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成栅极堆叠、栅极堆叠两侧的源漏区；在器件上形成层间介质层，覆盖源漏区和栅极堆叠；在层间介质层上形成掩模图形，具有开口，对应于源漏区上方；以掩模图形为掩模，刻蚀层间介质层，形成源漏接触孔，暴露源漏区的顶部和至少一部分侧壁；在源漏接触孔中形成接触金属层，其中相邻的接触金属层通过栅极堆叠自动隔离。

其中，形成栅极、源漏区的步骤进一步包括：在衬底上沿第一方向延伸的多个鳍片和沟槽；在沟槽中形成浅沟槽隔离；在鳍片上形成沿第二方向延伸的假栅极堆叠；在假栅极堆叠的沿第一方向的侧面形成栅极侧墙和源漏区。

其中，形成层间介质层之后进一步包括：去除假栅极堆叠，留下栅极沟槽；在栅极沟槽中形成最终的栅极堆叠。

其中，源漏接触孔深入所述浅沟槽隔离表面以下。

其中，源漏接触孔完全暴露源漏区的顶部和侧壁，并且进一步暴露了鳍片的至少一部分。

其中，形成浅沟槽隔离之前在鳍片中形成穿通阻挡层，并且刻蚀形成源漏接触孔时刻蚀停止线低于所述穿通阻挡层的底部。

本发明还公开了一种半导体器件，包括衬底、衬底上的栅极堆叠、栅极堆叠两侧的源漏区以及源漏区上的接触金属层，其特征在于：接触金属层通过栅极堆叠自动隔离，接触金属层包围了源漏区的顶部以及源漏区的至少一部分侧壁。

其中，衬底上具有沿第一方向延伸的多个鳍片以及鳍片之间的浅沟槽隔离，栅极堆叠沿第二方向延伸并且跨越了每个鳍片，源漏区位于栅极堆叠沿第一方向的两侧的鳍片上。

其中，鳍片中包含穿通阻挡层。

其中，接触金属层完全包围源漏区的顶部以及侧壁，并且至少接触了鳍片的至少一部分侧壁。

其中，接触金属层底部低于穿通阻挡层的底部。

其中，源漏区周围具有浅沟槽隔离结构，所述接触金属层深入浅沟槽隔离表面以下。

依照本发明的半导体器件及其制造方法，通过刻蚀并填充深的源漏接触孔，使得接触金属层三面包围了MOSFET的源漏区，增大了源漏区接触面积，减小了接触电阻，并且提高了应力效应。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图14为依照本发明的FinFET制造方法各步骤的剖面示意图；

图15为依照本发明的FinFET的示意性透视图；以及

图16为依照本发明的FinFET制造方法的示意性流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效提高自对准接触结构(SAC)的接触面积和应力效果的三维多栅FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

值得注意的是，以下各个附图中上部部分为器件沿图15中第一方向(鳍片延伸方向，源漏延伸方向，也即Y-Y’轴线)的剖视图，中间部分为器件沿第二方向(栅极堆叠延伸方向，垂直于第一方向，也即X-X’轴线)的栅极堆叠中线的剖视图，下部部分为器件沿平行于第二方向且位于栅极堆叠之外(第一方向上具有一定距离)位置处(也即X1-X1’轴线)获得的剖视图。

如图1所示，在衬底1上形成沿第一方向延伸的多个鳍片结构1F以及鳍片结构之间的沟槽1G，其中第一方向为未来器件沟道区延伸方向(图15中的Y-Y’轴线)。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。优选地，在衬底1上通过LPCVD、PECVD等工艺沉积形成硬掩模2，材质例如为氧化硅、氮化硅、氮氧化硅及其组合。以硬掩模2为掩模，光刻/刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的衬底1材料所构成的鳍片1F。刻蚀优选各向异性的刻蚀，例如等离子体干法刻蚀、反应离子刻蚀(RIE)或者四甲基氢氧化铵(TMAH)湿法腐蚀，使得沟槽1G的深宽比优选地大于5:1。

如图2所示，在鳍片1F之间的沟槽1G中通过PECVD、HDPCVD、RTO(快速热氧化)、旋涂、FlowCVD等工艺沉积填充材质例如为氧化硅、氮氧化硅、氢氧化硅、有机物等的隔离层3。优选地，在图2之后、图3之前进一步执行CMP、回刻等平坦化工艺，对隔离层3平坦化直至暴露硬掩模层2。

如图3所示，在鳍片1F中和/或底部形成STI穿通阻挡层(STIPTSL)4。在图2所示结构平坦化露出硬掩模层2之后，执行离子注入，可以包括N、C、O、F、P、Cl、As、B、In、Sb、Ga、Si、Ge等及其组合。随后执行退火，例如在500～1200摄氏度下热处理1ms～10min，使得注入的元素与鳍片1F反应，形成高掺杂的(掺杂上述材料的Si)或者绝缘材料的(例如掺杂有上述元素的氧化硅、氮氧化硅等)的穿通阻挡层4。在本发明一个实施例中，控制注入能量和剂量，仅在鳍片1F中形成了沟道穿通阻挡层4B，如图3所示，以抑制沟道区通过STI侧面的泄漏。然而，在本发明另一优选实施例中，控制注入能量和剂量，使得穿通阻挡层4还分布在鳍片1F底部与衬底1界面处作为STI穿通阻挡层4A，以有效隔绝鳍片1F中沟道区、源漏区与相邻鳍片有源区之间的泄漏电流。层4B材质可以与层4A材质相同，也可以包含上述元素中的不同组分(但至少包含氧和/或氮)。层4B可以与层4A同时一次性注入形成(不同元素注入深度不同)，也可以先后两次不同深度、剂量的注入，例如可以先深距离注入形成层4A，后浅距离注入形成层4B，反之亦然。此外，除了上述高掺杂的穿通阻挡层之外，也可以注入大量的氧(O)以形成氧化硅基的绝缘层以作为穿通阻挡层(该氧化硅层内也可以进一步掺杂上述杂质)。值得注意的是，沟道穿通阻挡层4B距离鳍片1F顶部(或底部)的高度可以任意设定，在本发明一个实施例中优选为鳍片1F自身高度的1/3～1/2。STI穿通阻挡层4A和沟道穿通阻挡层4B厚度例如是5～30nm。层4A的宽度(沿第一和/或第二方向)依照整个器件有源区宽度而设定，层4B的宽度则与鳍片1F相同，也即层4A的宽度明显大于层4B的宽度。

如图4所示，选择性刻蚀隔离层3，再次形成沟槽1G，暴露出鳍片1F一部分。可以采用光刻胶图形或者其他硬掩模图形，选择各向异性的刻蚀方法，例如等离子体干法刻蚀、RIE，刻蚀隔离层3，使得剩余的隔离层3构成了浅沟槽隔离(STI)3。优选地，沟槽1G的深度，也即STI3顶部距离鳍片1F顶部的距离，大于等于沟道穿通阻挡层4B顶部距离鳍片1F顶部的距离，以便完全抑制沟道区之间的穿通。随后，湿法腐蚀去除了硬掩模2。

如图5所示，在鳍片1F顶部形成沿第二方向延伸的假栅极堆叠结构5。在整个器件上通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、蒸发、溅射等工艺形成假栅极绝缘层5A和假栅极材料层5B，并优选进一步包括硬掩模层5C。层5A例如是氧化硅，层5B例如是多晶硅、非晶硅、非晶碳、氮化硅等，层5C例如是氮化硅。以具有垂直于第一方向的第二方向的矩形开口的掩模板，依次光刻/刻蚀(同样地，刻蚀是各向异性的，优选等离子体干法刻蚀、RIE)硬掩模层(或称作盖层)5C、假栅极材料层5B以及假栅极绝缘层5A，在鳍片1F顶部形成沿第二方向延伸的假栅极堆叠5。如图5上部以及中部所示，假栅极堆叠5(5C/5B/5A)仅分布在沿X-X’轴线的一定宽度范围内，在一定距离之外的X1-X1’轴线处没有分布。

如图6所示，在多个假栅极堆叠5的侧壁形成侧墙6。优选地，形成侧墙之前先以假栅极堆叠5为掩模，对鳍片1F顶部进行轻掺杂，包括多角度浅注入或者分子掺杂、扩散掺杂等，在鳍片1F顶部形成了轻掺杂源漏区(LDD结构)1LS和1LD。随后，在整个器件上通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺形成侧墙材料层6，其材质例如氮化硅、氮氧化硅、氧化硅、含碳氧化硅、非晶碳、低k材料、类金刚石无定形碳(DLC)等及其组合。在本发明一个实施例中，优选氮化硅。随后，采用各向同性或者侧面刻蚀较小的各向异性(侧壁与底部刻蚀速率比例如大于等于1:3)的刻蚀工艺，例如调整碳氟基气体碳氟比的RIE使得对于侧壁以及底部的过刻蚀(over-etch，OE)较小，在假栅极堆叠5的沿第一方向的侧壁留下侧墙6。随后可选地，在鳍片1F上被假栅极堆叠5覆盖部分之外的区域上外延生长提升源漏1HS和1HD。例如通过PECVD、MOCVD、MBE、ALD、热分解、蒸发、溅射等工艺，在鳍片1F顶部轻掺杂区1LS和1LD上方外延生长提升漏区1HD和提升源区1HS。其中，提升源漏区1HS/1HD材质可以与衬底1、鳍片1F相同，例如均为Si，也可以材质不同，例如具有更高应力的SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C等及其组合。优选地，在外延生长提升源漏的同时进行原位掺杂或者外延之后进行离子注入而重掺杂，使得提升源漏1HD/1HS具有高于轻掺杂源漏1LD/1LS的杂质浓度。随后，退火以激活掺杂的杂质。

如图7所示，在整个器件上形成接触刻蚀停止层(CESL)7A以及层间介质层(ILD)7B。优选地，先在器件上通过PECVD、HDPCVD、溅射等工艺形成氮化硅的接触刻蚀停止层7A(可以省略)。随后，通过旋涂、喷涂、丝网印刷、CVD、PVD等工艺形成氧化硅、低k材料的ILD7B，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。随后，采用CMP、回刻等工艺平坦化ILD7B以及硬掩模层5C直至暴露假栅极堆叠5的假栅极材料层5B。

如图8所示，去除假栅极堆叠5，形成栅极沟槽7C。去除假栅极堆叠5，可以采用湿法腐蚀，例如热磷酸针对氮化硅，TMAH针对多晶硅、非晶硅，强酸(硫酸、硝酸)以及强氧化剂(臭氧、双氧水)组合针对非晶碳、DLC，HF基腐蚀液(稀释HF或者BOE，BOE为缓释刻蚀剂，NH4F与HF混合溶液)针对氧化硅，由此去除假栅极材料层5B以及假栅极绝缘层5A，直至暴露鳍片1F顶部。此外，也可以采用各向异性的干法刻蚀(仅沿第二方向的X-X’轴线)，调节碳氟基气体的配比，使得底部刻蚀速率大于侧壁刻蚀速率(刻蚀比例如大于5:1并优选10～15:1)，由此刻蚀形成垂直侧壁形貌的栅极沟槽(未示出)。

如图9所示，随后，采用PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺，在栅极沟槽7C中形成了栅极堆叠8。栅极堆叠8至少包括高k材料的栅极绝缘层8A以及金属基材料的栅极导电层8B。高k材料包括但不限于包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。栅极导电层8B则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层8B中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层8B与栅极绝缘层8A之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。

如图10所示，在栅极堆叠8(8B)上形成栅极盖层8C。优选地，采用各向异性的刻蚀方法回刻(etch-back)栅极堆叠8特别是栅极导电层8B，在ILD7B中再次形成栅极凹槽(未示出，其深度小于栅极导电层8B厚度，例如仅1～10nm)，随后通过LPCVD、PECVD、HDPCVD、蒸发、溅射等常规工艺在栅极凹槽中填充栅极盖层8C。层8C用于在稍后刻蚀源漏接触孔时保护栅极堆叠顶部不受侵蚀，优选较硬的氮化硅、氮氧化硅、DLC、非晶碳等及其组合。随后，采用CMP平坦化工艺处理层8C直至暴露ILD7B。

如图11所示，在ILD7B上形成掩模图形9(可以是曝光/光刻形成的光刻胶图形，或者是氧化硅、低k材质形成的硬掩模层图形)，用于限定源漏接触孔的位置。掩模图形9具有开口9A，暴露了ILD7B顶部，下方即未来需要形成源漏接触孔的区域，也即源漏区1HS、1HD正上方。由图11上部可知，掩模图形开口9A至少暴露了抬升源漏1HS/1HD上方的区域，换言之，掩模图形开口9A可以采用大尺寸光刻/刻蚀技术形成，例如i线光刻或者UV光刻，而不必采用电子束光刻工艺。这有利于降低成本缩短工艺耗时。在本发明一个优选实施例中，开口9A具有大于等于版图中有源区(未示出)的尺寸。

如图12所示，深度刻蚀ILD7B和CESL层7A，直至低于STI3的顶部，形成了深的源漏接触孔7D，不仅暴露源漏区1HS、1HD的顶部和侧壁，还优选地暴露了鳍片结构1F。优选地，采用各向异性刻蚀工艺，例如等离子体干法刻蚀或者RIE，刻蚀ILD7B、CESL层7A，直至低于原来STI3的顶部，以形成具有较大深宽比的孔7D。在此过程中，由于栅极导电层8B和栅极绝缘层8A被CESL7A、栅极侧墙6、栅极盖层8C等包裹，因此刻蚀源漏接触孔(以及稍后沉积源漏接触金属层)时无需担心栅极堆叠8受到侵蚀、影响，也无需施加额外的精细掩模，而是可以采用图11所示的较大尺寸的掩模，也即开口9A的尺寸大于源漏接触孔7D的尺寸。因此，图11、12所示的刻蚀源漏接触孔的工艺是自对准的。在本发明一个优选实施例中，ILD7B是氧化硅基材质，而CESL7A、栅极侧墙6以及栅极盖层8C均为氮化硅基材质，因此可以简便的通过调整刻蚀气体配比(例如碳氟基气体中C、F原子数目比)来控制刻蚀速率从而提高刻蚀选择性，利用氮化硅基材质的这些层作为接触孔的刻蚀停止层。并且刻蚀去除一部分层7B之后，通过进一步调整刻蚀气体配比，使其对于氮化硅材质的cESL层7A刻蚀速度明显大于氧化硅材质的STI3，刻蚀去除了层7A。之后，进一步调整刻蚀气体配比，使得对于氧化硅材质的STI3的刻蚀速率明显大于对于硅、SiGe等半导体材质的抬升源漏区的刻蚀速率，使得刻蚀停止线要低于图4中所确定的STI3的顶部，例如低于穿通阻挡层4B的顶部，并且优选地，进一步低于层4B的底部、但是高于另一穿通阻挡层4A的顶部，以至少保留一部分STI3。在本发明一个优选实施例中，图12刻蚀形成的深孔7D使得STI3仅保留图4中原来STI3厚度/高度的50％～75％，例如刻蚀停止线(STI3最终剩下部分的顶部)比抬升源漏区1HS/1HD的底部低至少2～10nm并优选5nm。

如图13所示，在源漏接触孔7D中形成第一接触金属层10A。例如通过MOCVD、MBE、ALD、蒸发、溅射等工艺，形成了第一接触金属层10A。层10A优选延展性较好、填充率较高并且相对低成本的材料，例如包括W、Ti、Pt、Ta、Mo等金属、这些金属的合金、以及这些金属的相应氮化物。层10A的电阻率相对稍后的层10B较大。随后，采用CMP、回刻等工艺平坦化第一接触金属层10A，直至暴露假栅极堆叠5顶部的CESL层7A。此外，优选地，在填充层10A之前优选在源漏区上形成金属硅化物(未示出)以降低接触电阻。例如，在接触孔中蒸发、溅射、MOCVD、MBE、ALD形成金属层(未示出)，其材质例如Ni、Pt、Co、Ti、W等金属以及金属合金。在250～1000摄氏度下退火1ms～10min，使得金属或金属合金与源漏区中所含的Si元素反应形成金属硅化物，以降低接触电阻。如图13上部所示，第一接触金属层10A的顶部与栅极盖层8C的顶部齐平，相邻的自对准接触(SAC)区域由栅极堆叠8及其侧墙、CESL来实现隔离，有利于提高精度、简化工艺。如图13下部所示，第一接触金属层10A完全包围了FinFET的源漏区，由此形成了例如Ω型剖面，并且层10A深入STI3的表面以下，由此极大提高了器件源漏接触面积，减小了器件的源漏接触电阻，同时还利于通过调整金属层沉积工艺向源漏区施加应力，从而间接影响沟道区的载流子迁移率，极大提高了器件的性能。

任选的，如图14所示，在第一接触金属层10A上形成第二接触金属层10B。任选的，在整个器件上形成最终的顶层ILD7E。与ILD7B类似，通过旋涂、喷涂、丝网印刷、CVD、PVD等工艺形成氧化硅、低k材料的ILD7E。优选地，各个ILD层7B、7E材质相同。随后，在ILD7E中再次形成暴露第一接触金属层10A的源漏接触孔(未示出)。此后，在ILD7E层中的源漏接触孔中形成第二接触金属层10B。例如通过MOCVD、MBE、ALD、蒸发、溅射等工艺形成第二接触金属层10B。层10B的材质与层10A不同，优选较低电阻率的金属。层10A直接与硅或者金属硅化物接触，因此优先考虑填充率高、接合强度高的材料；层10B与金属的层10A接触，因此可以优先考虑电阻率低、成本低的材料。在本发明一个实施例中，第二接触金属层10B的材料包括Cu、Al、Ag、Au等金属、这些金属的合金、以及这些金属的氮化物。随后，平坦化层10B直至暴露ILD7E。通过控制ILD7E的高度/厚度，可以控制最终层10B的厚度。优选地，使得层10B的顶面高于栅极堆叠8中栅极盖层8C的顶面，以便提供良好的低电阻源漏接触。

最终形成的器件结构透视图如图15所示，剖视图如图14所示，器件包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸(与第一方向相交并且优选地垂直)并且跨越了每个鳍片的栅极堆叠，位于栅极沿第一方向的两侧的鳍片上的源漏区，源漏区上具有接触金属层，其中，接触金属层通过栅极堆叠自动隔离。栅极堆叠包括栅极绝缘层、栅极导电层以及栅极盖层，栅极堆叠沿第一方向的两侧还具有栅极侧墙和/或接触刻蚀停止层。其中，接触金属层包括第一接触金属层，第一接触金属层截面为例如Ω型的三面包围结构，不仅覆盖了源漏区的顶部和侧面，还包围了源漏区的底部－－也即位于STI3顶部下方、接触了鳍片结构的至少一部分侧壁。任选的，第一接触金属层上还具有第二接触金属层，第二接触金属层的顶面高于栅极堆叠的顶面(可以有效增大接触金属的体积从而降低电阻)；第一接触金属层与第二接触金属层材质不同。优选地，第二接触金属层的电阻率低于第一接触金属层(可以通过底层的高电阻率的W层提高填充率和粘附力，通过上层的低电阻率的Cu层降低接触电阻)。此外，鳍片中和/或鳍片与衬底界面处具有穿通阻挡层。其余各个部件结构以及参数、材料均在方法中详述，在此不再赘述。

此外，虽然本发明实施例中列举了FinFET作为示例，然而本发明的技术方案也可以用于各种平面MOSFET，只要其中源漏接触三面包围了源漏区即可。换言之其不仅直接接触源漏区的顶部，还直接接触源漏区的侧面的至少一部分，并且优选地进一步接触源漏区下方衬底的侧壁的至少一部分。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种半导体器件制造方法，包括：

在衬底上形成栅极堆叠、栅极堆叠两侧的源漏区；

在器件上形成层间介质层，覆盖源漏区和栅极堆叠；

在层间介质层上形成掩模图形，具有开口，对应于源漏区上方；

以掩模图形为掩模，刻蚀层间介质层，形成源漏接触孔，暴露源漏区的顶部和至少一部分侧壁；

在源漏接触孔中形成接触金属层，其中相邻的接触金属层通过栅极堆叠自动隔离。

2.如权利要求1的半导体器件制造方法，其中，形成栅极、源漏区的步骤进一步包括：

在衬底上沿第一方向延伸的多个鳍片和沟槽；

在沟槽中形成浅沟槽隔离；

在鳍片上形成沿第二方向延伸的假栅极堆叠；

在假栅极堆叠的沿第一方向的侧面形成栅极侧墙和源漏区。

3.如权利要求2的半导体器件制造方法，其中，形成层间介质层之后进一步包括：

去除假栅极堆叠，留下栅极沟槽；

在栅极沟槽中形成最终的栅极堆叠。

4.如权利要求2的半导体器件制造方法，其中，源漏接触孔深入所述浅沟槽隔离表面以下。

5.如权利要求4的半导体器件制造方法，其中，源漏接触孔完全暴露源漏区的顶部和侧壁，并且进一步暴露了鳍片的至少一部分。

6.如权利要求2的半导体器件制造方法，其中，形成浅沟槽隔离之前在鳍片中形成穿通阻挡层，并且刻蚀形成源漏接触孔时刻蚀停止线低于所述穿通阻挡层的底部。

7.一种半导体器件，包括衬底、衬底上的栅极堆叠、栅极堆叠两侧的源漏区以及源漏区上的接触金属层，其特征在于：接触金属层通过栅极堆叠自动隔离，接触金属层包围了源漏区的顶部以及源漏区的至少一部分侧壁。

8.如权利要求7的半导体器件，其中，衬底上具有沿第一方向延伸的多个鳍片以及鳍片之间的浅沟槽隔离，栅极堆叠沿第二方向延伸并且跨越了每个鳍片，源漏区位于栅极堆叠沿第一方向的两侧的鳍片上。

9.如权利要求8的半导体器件，其中，鳍片中包含穿通阻挡层。

10.如权利要求8的半导体器件，其中，接触金属层完全包围源漏区的顶部以及侧壁，并且至少接触了鳍片的至少一部分侧壁。

11.如权利要求9的半导体器件，其中，接触金属层底部低于穿通阻挡层的底部。

12.如权利要求7的半导体器件，其中，源漏区周围具有浅沟槽隔离结构，所述接触金属层深入浅沟槽隔离表面以下。