CN105470256A

CN105470256A - Cmos器件及其制造方法

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Publication number: CN105470256A
Application number: CN201410450098.0A
Authority: CN
Inventors: 殷华湘; 杨红; 张严波
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2014-09-05
Filing date: 2014-09-05
Publication date: 2016-04-06
Anticipated expiration: 2034-09-05
Also published as: CN105470256B

Abstract

一种CMOS器件，包括多个NMOS和多个PMOS，每个NMOS和每个PMOS均包括在衬底上由栅极绝缘层和栅极金属层构成的栅极堆叠、衬底中栅极堆叠两侧的源漏区、以及栅极堆叠下方的沟道区，其中，每个NMOS和每个PMOS的栅极金属层均包括第一阻挡层、NMOS功函数调节层、第二阻挡层、和填充层，其特征在于：PMOS栅极金属层中的第一阻挡层厚度大于NMOS栅极金属层中的第一阻挡层的厚度。通过利用第一阻挡层或者PMOS功函数金属层自身作为刻蚀停止层，消除了额外的刻蚀停止层，简化了金属栅堆叠结构，提高了CMOS器件金属栅的填充率，并且可以通过控制第一阻挡层的厚度而调整不同器件的功函数，利于实现多阈值器件。

Description

CMOS器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造制造方法，特别是涉及一种简化MOSFET器件金属栅结构与制造方法。

背景技术

从45nmCMOS集成电路工艺起始，随着器件特征尺寸的不断，为了抑制短沟道效应，栅绝缘介质层的等效氧化层厚度(EOT)必需同步减小。然而，超薄的常规氧化层或者氮氧化层将产生严重的栅漏电，因此传统的多晶硅/SiON栅极堆叠结构的体系不再适用于小尺寸器件。

一种解决方案是采用常规平面CMOS双金属栅集成工艺，典型的制造方法步骤如下：在POMS和NMOS区域分别形成假栅极堆叠结构，在假栅极堆叠结构两侧衬底上形成栅极侧墙以及衬底中形成源漏区；在整个器件上旋涂层间介质层(ILD)，选择性去除假栅极堆叠结构，分别在PMOS和NMOS区域中形成栅极沟槽；在所有栅极沟槽中沉积氧化硅的衬垫层(IL)和高介电常数(HK)的栅极绝缘层；在所有栅极沟槽中栅极绝缘层上依次沉积形成TiN的第一阻挡层(BR1)、TaN的刻蚀停止层以及TiN的PMOS功函数金属层；选择性刻蚀去除NMOS区域中的TiN的PMOS功函数金属层，停止在TaN的刻蚀停止层或者TiN的第一阻挡层上；在整个器件上依次沉积TiAl的NMOS功函数金属层、TiN或Al的第三阻挡层、Al或W的填充层，CMP平坦化直至暴露ILD，随后刻蚀源漏接触孔完成器件电连接。在此过程中，由于NMOS的功函数层为TiAl，其中的Al离子有利于快速扩散，可以有效扩散到HK/BR1的界面附近，导致可以有效的控制NMOS功函数。但是这种沉积多个叠层然后再选择性刻蚀去除的工艺使得PMOS区域堆叠的薄膜数目过多，栅极结构极度复杂，在栅极长度缩减的条件下，低电阻的填充层空间减少，容易造成填充不均匀、形成孔洞等问题。

另一种抑制短沟道效应的方案是采用鳍片场效应晶体管(FinFET)结构，典型的制造方法步骤如下：刻蚀衬底形成沿第一方向延伸分布的多个鳍片以及鳍片之间的沟槽；在鳍片之间沟槽中填充并且回刻蚀(etch-back)绝缘介质形成浅沟槽隔离(STI)；在露出STI的鳍片结构上形成沿第二方向延伸分布的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙以及源漏区；沉积层间介质层(ILD)覆盖整个器件；选择性刻蚀去除假栅极堆叠结构，在ILD中留下栅极沟槽；在栅极沟槽中依次沉积HK/MG的栅极堆叠结构。这种器件结构通过立体沟道有效的实现了小尺寸器件并且保持了原有设计的电学性能。然而，FinFET金属栅集成工艺继续沿用了平面的结构与集成方法，立体沟道的形成使得栅极沟槽以及填充栅极沟槽形成的HK/MG栅极堆叠结构的栅长线宽持续减小、深宽比持续增大，在下一代器件集成中金属的填充问题变得越来越重要，急需新方法、新结构以改善小尺寸器件金属栅极的填充率。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种新的CMOS金属栅结构及其制造方法，通过利用第一阻挡层或者PMOS功函数金属层自身作为刻蚀停止层，消除了额外的刻蚀停止层，简化了金属栅堆叠结构，提高了CMOS器件金属栅的填充率，并且可以通过控制第一阻挡层的厚度而调整不同器件的功函数，利于实现多阈值器件。

为此，本发明提供了一种CMOS器件，包括多个NMOS和多个PMOS，每个NMOS以及每个PMOS均包括在衬底上的由栅极绝缘层和栅极金属层构成的栅极堆叠、衬底中栅极堆叠两侧的源漏区、以及栅极堆叠下方的沟道区，其中，每个NMOS以及每个PMOS的栅极金属层均包括第一阻挡层、NMOS功函数调节层、第二阻挡层、以及填充层，其特征在于：PMOS的栅极金属层中的第一阻挡层厚度大于NMOS的栅极金属层中的第一阻挡层的厚度。

其中，PMOS的栅极金属层中的第一阻挡层同时作为PMOS功函数调节层。

其中，第一阻挡层材质为TiN。

其中，NMOS功函数调节层的材质包括TiC、TiAl、TiAlC的任一种及其组合。

其中，PMOS的栅极金属层中的第一阻挡层厚度为NMOS的栅极金属层中的第一阻挡层的厚度的2～5倍。

其中，填充层的材质为选自Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La的金属单质、或这些金属的合金以及这些金属的氮化物。

其中，多个NMOS的栅极金属层中的第一阻挡层厚度相互不同，和/或多个PMOS的栅极金属层中的第一阻挡层的厚度相互不同。

本发明另外还公开了一种CMOS器件制造方法，包括：在衬底上形成多个假栅极堆叠结构；在每个假栅极堆叠结构两侧形成栅极侧墙和源漏区；在衬底上形成层间介质层；去除多个假栅极堆叠结构，在层间介质层中留下多个NMOS栅极沟槽和多个PMOS栅极沟槽；在每个NMOS栅极沟槽和每个PMOS栅极沟槽中形成栅极绝缘层；在多个NMOS栅极沟槽和多个PMOS栅极沟槽中栅极绝缘层上形成厚度不同的第一阻挡层；在多个NMOS栅极沟槽和多个PMOS栅极沟槽中第一阻挡层上依次形成NMOS功函数调节层、第二阻挡层、以及填充层。

其中，形成厚度不同的第一阻挡层的步骤进一步包括：在多个NMOS栅极沟槽和多个PMOS栅极沟槽中形成第一阻挡层；选择性刻蚀去除多个NMOS栅极沟槽中第一阻挡层的一部分，或者选择性沉积增厚多个PMOS栅极沟槽中的第一阻挡层。

其中，采用步进式刻蚀工艺或者沉积工艺，使得多个NMOS栅极沟槽中的第一阻挡层的厚度相互不同，或者使得多个PMOS栅极沟槽中的第一阻挡层的厚度相互不同。

其中，PMOS栅极沟槽中的第一阻挡层同时作为PMOS功函数调节层。

其中，第一阻挡层材质为TiN。

其中，PMOS栅极沟槽中的第一阻挡层厚度为NMOS栅极沟槽中的第一阻挡层的厚度的2～5倍。

依照本发明的半导体器件及其制造方法，通过利用第一阻挡层或者PMOS功函数金属层自身作为刻蚀停止层，消除了额外的刻蚀停止层，简化了金属栅堆叠结构，提高了CMOS器件金属栅的填充率，并且可以通过控制第一阻挡层的厚度而调整不同器件的功函数，利于实现多阈值器件。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图2为依照本发明的FinFET制造方法各步骤的示意图；

图3A至图3C为图2所示步骤的局部放大示意图；

图4A至图4C为图2所示步骤的变形例的局部放大示意图；以及

图5为依照本发明的FinFET器件结构透视图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效提高金属栅填充率以及高效调整金属功函数的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

值得注意的是，以下各个附图中上部部分为器件沿图5中第一方向(鳍片延伸方向，源漏延伸方向，也即Y-Y’轴线)的剖视图，中间部分为器件沿第二方向(栅极堆叠延伸方向，垂直于第一方向，也即X-X’轴线)的栅极堆叠中线的剖视图，下部部分为器件沿平行于第二方向且位于栅极堆叠之外(第一方向上具有一定距离)位置处(也即X1-X1’轴线)获得的剖视图。此外，值得注意的是，虽然本发明的实施例以及附图仅示出了FinFET器件的制造工艺，但是在本发明另外的实施例中，本发明公开的金属栅集成工艺(参见附图3A至图3C)也可以适用于平面CMOS器件。

如图1所示，在衬底1上形成多个栅极沟槽，包括PMOS区域中的PMOS栅极沟槽、以及NMOS区域中的NMOS栅极沟槽。

具体地，先在衬底1上形成沿第一方向延伸的多个鳍片结构1F以及鳍片结构之间的沟槽1G，其中第一方向为未来器件沟道区延伸方向(图4中的Y-Y’轴线)。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。任选的，在衬底1上形成硬掩模层(未示出)，例如通过LPCVD、PECVD、溅射等工艺形成的氮化硅、氮氧化硅层。在硬掩模层上涂覆光刻胶并曝光显影形成光刻胶图形(未示出)，以光刻胶图形为掩模，刻蚀硬掩模层形成硬掩模图形，并且进一步以硬掩模图形为掩模刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽以及沟槽之间剩余的衬底1材料所构成的鳍片1F。刻蚀优选各向异性的刻蚀，例如等离子体干法刻蚀、反应离子刻蚀(RIE)或者四甲基氢氧化铵(TMAH)湿法腐蚀，使得沟槽1G的深宽比优选地大于5:1。鳍片1F沿第二方向的宽度例如仅为5～50nm并优选10～20nm。

在鳍片结构1F和衬底1上形成隔离介质层3。例如，在鳍片1F之间的沟槽中通过PECVD、HDPCVD、RTO(快速热氧化)、旋涂、FlowCVD等工艺沉积填充材质例如为氧化硅、氮氧化硅、氢氧化硅、有机物等的绝缘隔离介质层2。优选地，采用CMP、回刻(etch-back)等平坦化工艺处理层2，直至暴露硬掩模层。

优选地，在鳍片1F中和/或底部形成穿通阻挡层(PTSL)4。平坦化露出硬掩模层之后，执行离子注入，可以包括N、C、F、P、Cl、As、B、In、Sb、Ga、Si、Ge等及其组合。随后执行退火，例如在500～1200摄氏度下热处理1ms～10min，使得注入的元素与鳍片1F反应，形成高掺杂的(掺杂上述材料的Si)或者绝缘材料的(例如掺杂有上述元素的氧化硅)的穿通阻挡层3。在本发明一个实施例中，控制注入能量和剂量，仅在鳍片1F中形成了沟道穿通阻挡层3A，以抑制沟道区通过STI侧面的泄漏。然而，在本发明另一优选实施例中，控制注入能量和剂量，使得穿通阻挡层3还分布在鳍片1F底部与衬底1界面处作为STI穿通阻挡层3B，以有效隔绝鳍片1F中沟道区、源漏区与相邻鳍片有源区之间的泄漏电流。层3B材质可以与层3A材质相同，也可以包含上述元素中的不同组分(但至少包含氧)。层3B可以与层3A同时一次性注入形成(不同元素注入深度不同)，也可以先后两次不同深度、剂量的注入，例如可以先深距离注入形成层3B，后浅距离注入形成层3A，反之亦然。此外，除了上述高掺杂的穿通阻挡层之外，也可以注入大量的氧(O)以形成氧化硅基的绝缘层以作为穿通阻挡层(该氧化硅层内也可以进一步掺杂上述杂质)。值得注意的是，沟道穿通阻挡层4A距离鳍片1F顶部(或底部)的高度可以任意设定，在本发明一个实施例中优选为鳍片1F自身高度的1/3～1/2。STI穿通阻挡层3B和沟道穿通阻挡层3A厚度例如是5～30nm。层3A的宽度(沿第一和/或第二方向)依照整个器件有源区宽度而设定，层3A的宽度则与鳍片1F相同，也即层3B的宽度明显大于层3A的宽度。

选择性刻蚀隔离层2，再次形成沟槽，暴露出鳍片1F一部分。可以采用光刻胶图形或者其他硬掩模图形，选择各向异性的刻蚀方法，例如等离子体干法刻蚀、RIE，刻蚀隔离层3，使得剩余的隔离层2构成了浅沟槽隔离(STI)2。优选地，沟槽的深度，也即STI2顶部距离鳍片1F顶部的距离，大于等于沟道穿通阻挡层3A顶部距离鳍片1F顶部的距离，以便完全抑制沟道区之间的穿通。随后，湿法腐蚀去除了硬掩模。

在鳍片1F顶部形成沿第二方向延伸的假栅极堆叠结构。在整个器件上通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、蒸发、溅射等工艺形成假栅极绝缘层和假栅极材料层，并优选进一步包括硬掩模层。假栅极绝缘层例如是氧化硅，假栅极材料层例如是多晶硅、非晶硅、非晶碳、氮化硅等，硬掩模层例如是氮化硅。以具有垂直于第一方向的第二方向的矩形开口的掩模板，依次光刻/刻蚀(同样地，刻蚀是各向异性的，优选等离子体干法刻蚀、RIE)硬掩模层、假栅极材料层以及假栅极绝缘层，在鳍片1F顶部形成沿第二方向延伸的假栅极堆叠。假栅极堆叠仅分布在沿X--X’轴线的一定宽度范围内，在一定距离之外的X1-X1’轴线处没有分布。

在整个器件上形成第一栅极侧墙4A。在整个器件上通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、(磁控)溅射等工艺形成绝缘材料层4，其材质例如氮化硅、氮氧化硅、氧化硅、含碳氧化硅、非晶碳、类金刚石无定形碳(DLC)等及其组合。在本发明一个实施例中，优选氮化硅。随后，采用各向异性刻蚀工艺，刻蚀绝缘材料层4，仅在假栅极堆叠结构沿第一方向的两侧留下第一栅极侧墙4A。值得注意的是，虽然图中所示第一栅极侧墙4A为三角形，但是在本发明另一优选实施例中，侧墙4A优选具有L型，也即具有水平的第一部分以及垂直的第二部分，以便与假栅极堆叠保持良好的共形，从而利于减薄栅极侧墙4A的厚度，以进一步缩减器件尺寸、提高器件均匀度。在本发明一个优选实施例中，层4A的厚度例如仅1～5nm、优选2～4nm、并最佳为3nm。层4A在稍后的SDE掺杂过程中限定了横向扩散的宽度并且保护了鳍片顶部以减小缺陷。

选择性刻蚀鳍片结构1F，在假栅极堆叠结构沿第一方向两侧的鳍片结构1F中形成源漏区沟槽(未示出)。优选采用各向异性的刻蚀工艺，例如等离子干法刻蚀、RIE刻蚀，并且调整刻蚀气体的配比(例如碳氟基刻蚀气体中的碳氟比增高可以有利于形成垂直侧壁，调节刻蚀气体中包含的氧化性气体含量也可以调整刻蚀速率)，以假栅极堆叠结构以及栅极侧墙4A为掩模，刻蚀鳍片结构1F，形成了源漏区沟槽。优选地，源漏区沟槽的深度小于穿通阻挡层3A顶部鳍片结构1F的高度，例如至少在穿通层3A顶部保留了至少5～30nm厚度的鳍片结构1F的水平部分；栅极4A和假栅极度跌结构下方的鳍片结构1F保留，稍后作为器件的沟道区1C。在本发明另一优选实施例中，除了采用各向异性的刻蚀工艺形成具有垂直侧壁的源漏区沟槽之外，还可以进一步采用各向同性的刻蚀工艺(例如减小刻蚀气体的碳氟比，或者采用TMAH、KOH等湿法刻蚀工艺)，在源漏区沟槽侧壁形成侧面凹陷(未示出)，以增强对于沟道的应力控制、或者利于精确控制沟道界面等。

以第一栅极侧墙层4A和假栅极堆叠结构为掩模，对源漏区沟槽中保留并且暴露出的鳍片1F剩余部分进行轻掺杂离子注入，在源漏区沟槽1T底部以及侧壁周围形成了轻掺杂源漏区(LDD结构或者SDE结构)1LS和1LD，两者之间的鳍片1F构成了沟道区1C。其中，垂直倾角β(该角度仅为注入方向与垂直方向之间所夹多个角度中最小的锐角的数值，并不代表其空间指向)可以例如0～65±0.5度)。在本发明一个优选实施例中，增大垂直倾角以增加掺杂注入离子沿第一方向在横向沟道方向的横向结深，减小垂直倾角以增加垂直方向的结深，例如在本发明一个示例中，垂直倾角β为30、45、60度。例如注入能量为50～200KeV并优选100KeV，注入剂量为10¹⁴～10¹⁶/cm²并优选10¹⁵/cm²。在本发明另一优选实施例中，采用多次不同参数的注入而形成LDD/SDE结构，例如第一次采用小垂直倾角、大注入能量和/或注入剂量形成横向结深小、纵向结深大的第一掺杂区，第二次采用中等垂直倾角、中等注入能量和/或注入剂量形成横向结深和纵向结深均中等的第二掺杂区，第三次采用大垂直倾角、小注入能量和/或注入剂量形成横向结深大、纵向结深小的第三掺杂区，依次类推，从而获得具有曲线形貌(或者渐进变化)的结深分布(不同于一次注入形成的陡峭结深分布，沿第一方向的横向以及垂直方向具有渐进变化)。任选的，注入方向除了相对于垂直法线方向具有垂直倾角之外，还可以相对于第一方向具有水平倾角(图中未示出，该角度仅为注入方向与水平的第一方向之间所夹多个角度中最小的锐角的数值，并不代表其空间指向)，进一步可以通过调整水平倾角调整LDD/SDE结构的横向结深以及均匀性。在上述轻掺杂注入过程中，由于掺杂离子仅注入在靠近沟道区1C以及鳍片结构1F的顶部的局部区域中，厚度较薄(受到源漏区沟槽深度的控制)，因此对于后续外延生长源漏区的影响较小，并且利于形成均匀、浅结的源漏轻掺杂区。

在源漏区沟槽中外延生长源漏区1S和1D，并且优选地在源漏区1S和1D顶部上外延生长提升源漏1HS和1HD。例如通过PECVD、MOCVD、MBE、ALD、热分解、蒸发、溅射等工艺，在源漏区沟槽以及鳍片1F顶部假栅极堆叠结构沿第一方向的两侧上方外延生长漏区1D和抬升漏区1HD、以及源区1S和提升源区1HS。其中，源漏区1S/1D、提升源漏区1HS/1HD材质可以与衬底1、鳍片1F相同，例如均为Si，也可以材质不同，例如具有更高应力的SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C等及其组合。在此过程中，可以执行原位掺杂或者离子注入掺杂。随后，在第一栅极侧墙4A上进一步形成第二栅极侧墙4B，其材质工艺类似于第一栅极侧墙。此后，以第二栅极侧墙4B为掩模，进行第二次离子注入，执行源漏重掺杂(纵向结深浅)，使得提升源漏1HD/1HS具有高于源漏1S/1D、轻掺杂源漏1LD/1LS的杂质浓度。随后，退火以激活掺杂的杂质。与此同时，该退火还进一步减缓了LDD/SDE的注入对于鳍片结构顶部的损伤以及减少外延层中的缺陷，有利于以精简的工艺提高器件的可靠性。受到源漏沟槽1T形状限制，源漏区1S/1D通常是矩形剖面，而抬升源漏区1HS/1HD不受沟槽1T形状限制而仅受到晶向生长速率不同的限制，因此抬升源漏区1HS/1HD的剖面为菱形或钻石形。

在整个器件上形成接触刻蚀停止层(CESL)5A以及层间介质层(ILD)5B。优选地，先在器件上通过PECVD、HDPCVD、溅射等工艺形成氮化硅的接触刻蚀停止层5A(可以省略)。随后，通过旋涂、喷涂、丝网印刷、CVD、PVD等工艺形成氧化硅、低k材料的ILD5B，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。

采用CMP、回刻等工艺平坦化ILD5B以及硬掩模层直至暴露假栅极堆叠的假栅极材料层。随后，去除假栅极堆叠，形成栅极沟槽5C。去除假栅极堆叠，可以采用湿法腐蚀，例如热磷酸针对氮化硅，TMAH针对多晶硅、非晶硅，强酸(硫酸、硝酸)以及强氧化剂(臭氧、双氧水)组合针对非晶碳、DLC，HF基腐蚀液(稀释HF或者BOE，BOE为缓释刻蚀剂，NH4F与HF混合溶液)针对氧化硅，由此去除假栅极材料层以及假栅极绝缘层，直至暴露鳍片1F顶部。此外，也可以采用各向异性的干法刻蚀(仅沿第二方向的X-X’轴线)，调节碳氟基气体的配比，使得底部刻蚀速率大于侧壁刻蚀速率(刻蚀比例如大于5:1并优选10～15:1)，由此刻蚀形成垂直侧壁形貌的栅极沟槽7C。

如图2所示，在PMOS栅极沟槽、以及NMOS栅极沟槽中分别形成最终的栅极堆叠。

首先，采用PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺，在栅极沟槽5C中形成了栅极绝缘层8。栅极绝缘层8优选为高k材料，包括但不限于包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。任选的，如后续图3A所示，形成栅极绝缘层8之前优选地通过热氧化、化学氧化、PECVD、HDPCVD、MBE、ALD等工艺沉积氧化硅材质的衬垫层8A，用于减缓栅极绝缘层8与衬底沟道区1C之间的界面缺陷。

接着，参照图3A至图3C所示，在PMOS栅极沟槽与NMOS栅极沟槽中分别形成金属栅极堆叠结构9。其中，图3A至图3C中，左侧显示了NMOS区域中如图2中虚线框所示区域的局部放大图(沿第一方向的剖视图)，右侧显示了PMOS区域中图2中虚线框所示区域的局部放大图(沿第一方向的剖视图)。

具体地，如图3A所示，在NMOS栅极沟槽与PMOS栅极沟槽中的栅极绝缘层8之上均沉积形成第一阻挡层9A。沉积工艺例如PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等，第一阻挡层9A的材质对于NMOS和PMOS区域均相同，例如为TiN。优选地，第一阻挡层9A的厚度较大，例如为10～50nm，以利于后续刻蚀调整不同区域中的相应厚度。

接着，如图3B所示，选择性刻蚀去除NMOS区域中的第一阻挡层9A的一部分，使其仅保留较薄的一部分层9A_1。刻蚀工艺例如是在PMOS栅极沟槽中填充光刻胶，然后对NMOS栅极沟槽采用干法刻蚀回刻去除一部分厚度。优选地，控制刻蚀参数，使得剩余的层9A_1的厚度例如仅为第一阻挡层9A的原始厚度的1/2～1/5。在NMOS区域中，层9A_1继续用作阻挡层，防止NMOS区域中的Al等轻质离子扩散进入下方的栅极绝缘层8、乃至沟道区1C中。而在PMOS区域中，第一阻挡层9的下方部分(与层9A_1厚度相等部分)作为防止轻质离子扩散的扩散阻挡层，而且其上方部分(在层9A_1顶部之上、也即NMOS区域中刻蚀去除的那部分)则用作PMOS器件的金属栅极的功函数调节层，用于控制PMOS器件的阈值电压。换言之，在PMOS栅极沟槽和NMOS栅极沟槽中均沉积TiN的PMOS功函数调节层，以PMOS功函数调节层自身作为刻蚀停止层，选择性刻蚀去除NMOS栅极沟槽中一部分PMOS功函数调节层。

随后，如图3C所示，在PMOS栅极沟槽和NMOS栅极沟槽中均沉积NMOS功函数调节层9B、第二阻挡层9C以及填充层9D。沉积工艺优选台阶覆盖率优良的工艺，例如HDPCVD、MBE、ALD等。NMOS功函数调节层9B的材质TiC、TiAl、TiAlC等。第二阻挡层9C用于防止NMOS功函数调节层中的Al、C等轻质原子向上方扩散，同时也有利于提高层9B与层9D之间的粘合力。填充层9D材质优选电阻率低、填充率高的金属，例如Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物。优选地，CMP平坦化使得金属栅极结构9的顶部齐平，例如直至暴露图2中的ILD层5B。

之后可以采用常规工艺完成器件互连。例如，依次刻蚀ILD5B、接触刻蚀停止层5A，直至暴露源漏区1HS/1HD，形成接触孔。刻蚀方法优选各向异性的干法刻蚀，例如等离子干法刻蚀或者RIE。优选地，在接触孔暴露的源漏区上形成金属硅化物(未示出)以降低接触电阻。例如，在接触孔中蒸发、溅射、MOCVD、MBE、ALD形成金属层(未示出)，其材质例如Ni、Pt、Co、Ti、W等金属以及金属合金。在250～1000摄氏度下退火1ms～10min，使得金属或金属合金与源漏区中所含的Si元素反应形成金属硅化物，以降低接触电阻。随后在接触孔中填充接触金属层，例如通过MOCVD、MBE、ALD、蒸发、溅射等工艺，形成了接触金属层，其材料优选延展性较好、填充率较高并且相对低成本的材料，例如包括W、Ti、Pt、Ta、Mo、Cu、Al、Ag、Au等金属、这些金属的合金、以及这些金属的相应氮化物。随后，采用CMP、回刻等工艺平坦化接触金属层，直至暴露CESL层5A。

以上通过附图3A至图3C描述了本发明一个优选实施例的工艺流程，但是实际上本发明还可以采用其他的工艺顺序。例如，如图4A所示，首先在NMOS、PMOS栅极沟槽中均形成第一阻挡层9A_1，但是该第一阻挡层不同于图3A所示的层9A，而是厚度明显较薄，例如仅相当于图3B所示的层9A_1的厚度。然后，如图4B所示，在NMOS区域的栅极沟槽中沉积覆盖光刻胶，曝光之后仅暴露PMOS区域的栅极沟槽，在PMOS区域栅极沟槽中暴露的较薄的第一阻挡层9A_1上继续沉积相同材质的TiN层作为PMOS功函数调节层，共同构成了层9A，例如层9A的厚度为层9A_1厚度的2～5倍。最后，如图4C所示，在所有栅极沟槽中依次沉积NMOS功函数调节层9B、第二阻挡层9C、以及填充层9D。

此外，虽然图3、图4仅示出了一个NMOS与一个PMOS的示例，但是本发明还可以依照具体的版图设计需要，通过调整第一阻挡层9A/9A_1的厚度来实现不同阈值的器件结构。例如，采用光刻胶完全覆盖PMOS区域，在NMOS区域的多个NMOS栅极沟槽中，通过先沉积再刻蚀(沉积最厚的TiN层，然后依次采用光刻胶覆盖需要保留不再减少厚度的区域，以步进式方式逐步刻蚀去除各个区域中的一部分TiN，例如每次去除原始TiN层最大厚度的5～10％)、或者逐次沉积的工艺(先沉积最薄的TiN层，然后依次采用光刻胶覆盖需要保留不再增加厚度的区域，以步进式方式逐步沉积增加各个区域中TiN层厚度，例如每次沉积增加原始TiN层最小厚度的2～5倍)，在多个NMOS栅极沟槽中形成厚度不同的第一阻挡层9A，以具体调整NMOS区域中NMOS的器件阈值。类似的，也可以采用光刻胶完全覆盖NMOS区域，通过类似的先沉积再刻蚀、或者逐次沉积的工艺，在多个PMOS栅极沟槽中形成厚度不同的第一阻挡层/PMOS功函数调节层9A。

值得特别注意的是，本发明所述的上述工艺方法也可以适用于平面CMOS工艺。例如，先在体Si衬底上沉积假栅极堆叠结构，在假栅极堆叠结构两侧形成栅极侧墙以及源漏区，在整个衬底上沉积ILD，选择性刻蚀去除假栅极堆叠结构，在ILD中留下了多个PMOS栅极沟槽和NMOS栅极沟槽，在所有栅极沟槽中沉积形成高K的栅极绝缘层8，此后参照图3A～图3C或者图4A～图4C所示的减法工艺或者加法工艺，在NMOS栅极沟槽、PMOS栅极沟槽中形成第一阻挡层9A/9A_1、NMOS功函数调节层9B、第二阻挡层9C、填充层9D。由此通过去除了TaN的刻蚀停止层，简化了工艺，方便了不同器件的阈值调节。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种CMOS器件，包括多个NMOS和多个PMOS，每个NMOS以及每个PMOS均包括在衬底上的由栅极绝缘层和栅极金属层构成的栅极堆叠、衬底中栅极堆叠两侧的源漏区、以及栅极堆叠下方的沟道区，其中，每个NMOS以及每个PMOS的栅极金属层均包括第一阻挡层、NMOS功函数调节层、第二阻挡层、以及填充层，其特征在于：PMOS的栅极金属层中的第一阻挡层厚度大于NMOS的栅极金属层中的第一阻挡层的厚度。

2.如权利要求1的CMOS器件，其中，PMOS的栅极金属层中的第一阻挡层同时作为PMOS功函数调节层。

3.如权利要求1的CMOS器件，其中，第一阻挡层材质为TiN。

4.如权利要求1的CMOS器件，其中，NMOS功函数调节层的材质包括TiC、TiAl、TiAlC的任一种及其组合。

5.如权利要求1的CMOS器件，其中，PMOS的栅极金属层中的第一阻挡层厚度为NMOS的栅极金属层中的第一阻挡层的厚度的2～5倍。

6.如权利要求1的CMOS器件，其中，填充层的材质为选自Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La的金属单质、或这些金属的合金以及这些金属的氮化物。

7.如权利要求1所述的CMOS器件，其中，多个NMOS的栅极金属层中的第一阻挡层厚度相互不同，和/或多个PMOS的栅极金属层中的第一阻挡层的厚度相互不同。

8.一种CMOS器件制造方法，包括：

在衬底上形成多个假栅极堆叠结构；

在每个假栅极堆叠结构两侧形成栅极侧墙和源漏区；

在衬底上形成层间介质层；

去除多个假栅极堆叠结构，在层间介质层中留下多个NMOS栅极沟槽和多个PMOS栅极沟槽；

在每个NMOS栅极沟槽和每个PMOS栅极沟槽中形成栅极绝缘层；

在多个NMOS栅极沟槽和多个PMOS栅极沟槽中栅极绝缘层上形成厚度不同的第一阻挡层；

在多个NMOS栅极沟槽和多个PMOS栅极沟槽中第一阻挡层上依次形成NMOS功函数调节层、第二阻挡层、以及填充层。

9.如权利要求8的CMOS器件制造方法，其中，形成厚度不同的第一阻挡层的步骤进一步包括：在多个NMOS栅极沟槽和多个PMOS栅极沟槽中形成第一阻挡层；选择性刻蚀去除多个NMOS栅极沟槽中第一阻挡层的一部分，或者选择性沉积增厚多个PMOS栅极沟槽中的第一阻挡层。

10.如权利要求9的CMOS器件制造方法，其中，采用步进式刻蚀工艺或者沉积工艺，使得多个NMOS栅极沟槽中的第一阻挡层的厚度相互不同，或者使得多个PMOS栅极沟槽中的第一阻挡层的厚度相互不同。

11.如权利要求8的CMOS器件制造方法，其中，PMOS栅极沟槽中的第一阻挡层同时作为PMOS功函数调节层。

12.如权利要求8的CMOS器件制造方法，其中，第一阻挡层材质为TiN。

13.如权利要求8的CMOS器件制造方法，其中，NMOS功函数调节层的材质包括TiC、TiAl、TiAlC的任一种及其组合。

14.如权利要求8的CMOS器件制造方法，其中，PMOS栅极沟槽中的第一阻挡层厚度为NMOS栅极沟槽中的第一阻挡层的厚度的2～5倍。

15.如权利要求8的CMOS器件制造方法，其中，填充层的材质为选自Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La的金属单质、或这些金属的合金以及这些金属的氮化物。