CN104766823A - 半导体器件制造方法 - Google Patents

半导体器件制造方法 Download PDF

Info

Publication number
CN104766823A
CN104766823A CN201410007055.5A CN201410007055A CN104766823A CN 104766823 A CN104766823 A CN 104766823A CN 201410007055 A CN201410007055 A CN 201410007055A CN 104766823 A CN104766823 A CN 104766823A
Authority
CN
China
Prior art keywords
work function
layer
metal work
metal
regulating course
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410007055.5A
Other languages
English (en)
Inventor
杨红
王文武
赵超
闫江
殷华湘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201410007055.5A priority Critical patent/CN104766823A/zh
Publication of CN104766823A publication Critical patent/CN104766823A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种半导体器件制造方法，包括：在衬底上形成多个第一栅极沟槽和多个第二栅极沟槽；在所述多个第一栅极沟槽和多个第二栅极沟槽中形成栅极介质层；在所述栅极介质层上形成第二金属功函数调节层；选择性调节所述多个第一栅极沟槽中的第二金属功函数调节层的厚度；在所述第二金属功函数调节层上形成第一金属功函数调节层；在所述第一金属功函数调节层上形成扩散阻挡层；在所述扩散阻挡层上形成栅极金属层。依照本发明的半导体器件制造方法，通过选择性沉积/刻蚀不同器件区上的多个金属功函数层，简化了CMOS集成工艺，有利于实现多阈值电压调控，进一步提高了器件性能。

Description

半导体器件制造方法
技术领域
本发明涉及一种半导体器件制造方法，特别是涉及一种半导体器件的CMOS集成方法。
背景技术
随着CMOS器件特征尺寸缩小到22纳米技术节点及以下，高k栅介质/金属栅MOS器件的金属栅叠层结构的材料选择、制备以及等效功函数调节都是技术难点。
为保证满足器件的需求，普遍采用双金属栅结构，即：NMOFET采用钛铝等低金属功函数的材料作为金属功函数层，PMOSFET采用氮化钛等高金属功函数的材料作为金属功函数层。然而，双金属栅材料的选择大大增加了CMOS集成的难度，尤其后栅工艺制备的栅叠层填充孔越来越小，使得金属栅材料的填充也越来越难，对金属栅叠层厚度的要求也越来越高。因此，如何简化CMOS集成工艺，如何减薄整个栅叠层的厚度成为了一个填充亟需解决的主要问题。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种创新性半导体制造方法——一种简单的不采用刻蚀阻挡层（etch stoplayer）的CMOS集成方法。
为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成多个第一栅极沟槽和多个第二栅极沟槽；在所述多个第一栅极沟槽和多个第二栅极沟槽中形成栅极介质层；在所述栅极介质层上形成第二金属功函数调节层；选择性调节所述多个第一栅极沟槽中的第二金属功函数调节层的厚度；在所述第二金属功函数调节层上形成第一金属功函数调节层；在所述第一金属功函数调节层上形成扩散阻挡层；在所述扩散阻挡层上形成栅极金属层。
其中，衬底包括Si、Ge、应变硅、GeSi、GaN、GaAs、InP、GaInAs、InSb、石墨烯、SiC、碳纳管、SOI及其组合。
其中，栅极介质层包括高k材料，所述高k材料包括：选自HfO2、HfSiOx、HfSiON、HfAlON、HfLaON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基氧化物材料；选自CeO2、ZrO2、La2O3、LaAlO3、LaLuO3、TiO2、Y2O3的稀土基氧化物；Al2O3；以其上述材料的复合层。其中，采用ALD、CVD、PVD及其组合的方法形成所述栅极介质层。其中，栅极介质层的厚度为1.5～4nm。
其中，形成栅极介质层之前进一步包括，在所述多个第一栅极沟槽和多个第二栅极沟槽中形成界面层。其中，所述界面层材质包括选自SiO2、SiOxNy及其组合的硅的氧化物，厚度为0.4～2nm。
其中，采用ALD、PVD、CVD、MOCVD、PEALD及其组合的方法形成所述第二金属功函数调节层和/或第一金属功函数调节层和/或扩散阻挡层和/或栅极金属层。
其中，所述第二金属功函数调节层和/或第一金属功函数调节层和/或扩散阻挡层的材质包括：TiN、TaN、TiAl、TiC及其组合。其中，所述第二金属功函数调节层的厚度为0.5～10nm。其中，所述第一金属功函数调节层的厚度为2～20nm。其中，所述扩散阻挡层的厚度为0.5～10nm。
其中，所述第二金属功函数调节层和/或第一金属功函数调节层和/或扩散阻挡层为单层、或者不同工艺形成的相同材料的叠层、或者不同/相同工艺形成的不同材料的叠层。
其中，所述选择性调节所述多个第一栅极沟槽中的第二金属功函数调节层的厚度的步骤进一步包括：形成掩模层，覆盖至少一部分第二栅极沟槽并且露出至少一部分第一栅极沟槽；刻蚀第一栅极沟槽中露出的一部分第二金属功函数调节层，以减小其厚度。其中，所述刻蚀包括干法刻蚀和/或湿法刻蚀。其中，控制所述刻蚀的工艺参数以控制第一栅极沟槽中第二金属功函数调节层的剩余厚度。其中，所述剩余厚度为原始厚度的1/6～2/3。
其中，刻蚀之后进一步包括，去除所述掩模层。
其中，所述栅极金属层材质包括：选自Al、Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La的金属；所述金属的合金；所述金属的氮化物；上述材料的组合。
其中，形成栅极金属层之后进一步包括：平坦化所述栅极金属层。
依照本发明的半导体器件制造方法，通过选择性沉积/刻蚀不同器件区上的多个金属功函数层，简化了CMOS集成工艺，有利于实现多阈值电压调控，进一步提高了器件性能。
特别地，本申请先淀积PFET的金属功函数层，再刻蚀NFET上的PFET金属功函数，并通过刻蚀参数的调节来控制NFET上残余的PFET金属功函数量，再淀积NFET的金属功函数层和阻挡层即可实现CMOS工艺。由此，使得本申请具有以下优点：
1）该专利没有采用刻蚀阻挡层，减小了整个金属栅叠层的厚度更有利于填充，使得CMOS集成更为简单，同时也降低了刻蚀阻挡层对NFET的功函数的反方向影响；
2）由于NFET的等效金属功函数对capping layer的厚度很敏感，该专利可以通过控制的NFET上的PFET金属功函数层的刻蚀量来实现NFET的multi-Vt（多阈值电压）；
3）由于PFET对金属功函数层厚度及其制备方法敏感，该专利可以通过在刻蚀NFET上PFET金属功函数层过程中对PFET上的金属功函数层进行部分刻蚀，再结合一层或多层PFET金属功函数的制备（如：PVD TiN/ALD TiN双层）实现PFET的multi-Vt（多阈值电压）。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图7为依照本发明的制造方法各步骤的剖面示意图；以及
图8为依照本发明的方法的示意性流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了简化了CMOS集成工艺、有利于实现多阈值电压调控的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
特别地，在以下图1至图7的剖视图中，左侧区域代表将要最终形成例如NFET的第一有源区域，右侧区域代表将要最终形成例如PFET的第二有源区域，反之亦然。左右两侧区域虽然在图中显示为相邻，然而可以依照实际布图布线布局需要合理调整，两个有源区域之间可以平行、间隔、远离而分布在衬底晶片的相同/不同区域内。
具体地，如图1所示，采用后栅工艺形成基础结构，并移除假栅极堆叠而形成栅极沟槽。
提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅（Si）、单晶体锗（Ge）、应变硅（Strained Si）、锗硅（GeSi），或是化合物半导体材料，例如氮化镓（GaN）、砷化镓（GaAs）、磷化铟(InP)、砷化铟镓（GaInAs）、锑化铟（InSb），以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si或SOI。优选地，在衬底1中利用掩模（未示出，可以是氮化硅、氧化硅材质的硬掩模和/或光刻胶的软掩模）刻蚀形成浅沟槽并且沉积填充氧化硅、氮氧化硅等绝缘材料而形成浅沟槽隔离（STI）2。如图1所示，STI2分隔出至少左右两个有源区域，然而如上所述，依照版图布局布线需要，两个有源区域掺杂类型可以相同和/或不同，相互位置关系（在平面视图中）可以紧邻、间隔、平行、交叉、汇聚等等。进一步优选地，通过两步掩模遮挡和离子注入掺杂，在两个有源区域中形成掺杂类型不同的阱区1A和1B。例如，左侧阱区1A为p-型掺杂以用于NFET的衬底阱区，右侧阱区1B为n-型掺杂以用于PFET的衬底阱区。
在STI2包围的有源区域上形成假栅极堆叠（未示出）。例如通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、热氧化、化学氧化、溅射等常规工艺，分别在衬底有源区域的阱区1A、1B上沉积氧化硅、氮化硅、多晶硅、非晶硅、非晶碳、SiC、SiGe等材质的叠层结构并刻蚀形成假栅极堆叠。以假栅极堆叠为掩模，执行轻掺杂离子注入，在有源区域衬底1中形成轻掺杂的源漏延伸区1ALS、1ALD（掺杂类型例如为n）和1BLS、1BLD（掺杂类型例如为p）。
通过LPCVD、PECVD、HDPCVD等工艺在衬底1（有源区域的阱区1A、1B）上以及假栅极堆叠上形成氮化硅、氧化硅、类金刚石无定形碳等材质的绝缘材料并刻蚀形成栅极侧墙3（材质优选氮化硅、类金刚石无定形碳以提高对于沟道区的应力，增强载流子迁移率）。以栅极侧墙为掩模，对有源区域衬底进行重掺杂离子注入，在阱区1A、1B中分别形成重掺杂的源漏区1AHS、1AHD（掺杂类型例如为n+）和1BHS、1BHD（掺杂类型例如为p+）。优选地，在重掺杂源漏区上通过溅射、蒸发方法形成包含Ni、Pt、Co、Ti等金属及其合金的薄层，在500～850摄氏度下高温退火，使得金属薄层中的金属与有源阱区、特别是重掺杂源漏区中的Si反应形成金属硅化物4以减小源漏接触电阻。
优选地，形成金属硅化物4之后，采用与形成栅极侧墙3相同、相近的材质和工艺形成接触刻蚀停止层3’，以进一步增强沟道区载流子迁移率并且保护源漏区。
在整个器件上通过丝网印刷、喷涂、旋涂、CVD沉积等常规工艺形成层间介质层（ILD）5，其材质例如氧化硅、BSG、PSG、PBSG、TEOS（以TEOS为原料低温工艺制备的氧化硅基绝缘材料）、多孔材料、低k有机材料等等。
依照假栅极堆叠的材质不同，选用湿法腐蚀（HF基腐蚀液针对氧化硅材质，热磷酸针对氮化硅材质，硫酸/双氧水针对氮氧化硅、SiGe、Ge等）、干法刻蚀（O等离子刻蚀针对非晶碳），移除假栅极堆叠，在ILD5中留下了多个栅极沟槽5TA和5TB。
如图2所示，在栅极沟槽中（包括底部以及侧壁）形成栅极介质层6A和6B。例如通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、热氧化、化学氧化、溅射等常规工艺，在栅极沟槽中沉积形成第一栅极介质层6A和/或第二栅极介质层6B。其中，层6A与层6B材质可以相同而采用一步工艺沉积得到，也可以材质不同而采用多步沉积（例如先采用光刻胶遮蔽一部分沟槽而在另一部分沟槽中沉积）工艺得到。优选地，层6A与层6B材质相同，材料可以是采用ALD、CVD、PVD工艺制备的高k材料，其中高k材料为二元或者多元高k材料，例如包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlON、HfLaON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基氧化物材料（其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数），或是包括选自CeO2、ZrO2、La2O3、LaAlO3、LaLuO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层（可以是在单层中混合，也可以是多层堆叠结构）。层6A、层6B的厚度可以相同和/或不同，优选地为15～40埃（1.5～4nm）。优选地，为了减小高k介质的栅极介质层6与衬底沟道之间界面缺陷，在形成高k的栅极介质层6之前，通过LPCVD、PECVD、HDPCVD、热氧化硅、化学氧化等工艺，在栅极沟槽底部和侧壁沉积界面层（未示出），其材质例如SiOx、SiOxNy等硅基氧化物，厚度例如4～20埃（0.4～2nm）。如图2所示，栅极介质层6并未完全填充栅极沟槽5T，而是分布在底部和侧壁区域上且为薄层，留下大部分栅极沟槽有待后续填充。
如图3所示，在栅极介质层6上（在栅极沟槽5T剩余空间内）形成第二功函数调节层7B。例如采用ALD、PVD、CVD、MOCVD、PEALD等工艺，在左侧的第一器件区域的栅极沟槽5TA和右侧的第二器件区域的栅极沟槽5TB中同时沉积主要用于调整第二器件区域（例如PFET）金属功函数的第二功函数调节（WFM）层7B。层7B材质例如TiN、TaN及其组合，还可以进一步包括Hf、Zr、Mo、W的氮化物；厚度例如0.5～10nm并且进一步优选为0.5～5nm。在本发明一个优选实施例中，层7B为不同方法制备的多材料叠层结构，例如PVD法制备的TiN与ALD法制备的TaN的叠层，如此可以有利于利用PFET对金属功函数层厚度和制备方法的敏感性而实现PFET的多阈值电压调控。
如图4所示，选择性刻蚀第一栅极沟槽5TA中的第二功函数调节层7B以调整其厚度。在本发明一个实施例中，在器件上形成掩模层8（例如可以是光刻胶和/或硬掩模层），覆盖、遮蔽至少一部分（或全部）第二栅极沟槽5TB，暴露出至少一部分（或全部）第一栅极沟槽5TA。依照材质不同，可以选择干法刻蚀（例如碳氟基等离子体干法刻蚀、RIE等）和/或湿法刻蚀（例如采用强酸+强氧化剂并且调节温度和浓度以针对性刻蚀层7B），刻蚀第一栅极沟槽5TA中的第二功函数调节层7B，使其厚度减薄。具体地，可以通过刻蚀参数选择来控制第一器件区域（对应于NFET）上第二功函数调节层7B（主要用于调节在PFET的第二器件区域上的金属功函数）的参与量，利用剩余的层7B的厚度对NFET等效金属功函数的影响而实现NFET的多阈值电压调控。在本发明一个实施例中，层7B在第一栅极沟槽5TA中的剩余厚度仅为图3中、图4右侧层7B原始厚度的1/6～2/3，并优选1/2也即0.25～5nm。在本发明其他实施例中，也可以采用掩模层8覆盖第二沟槽5TB而在第一沟槽5TA中继续沉积层7B以增大其厚度，或者覆盖第一沟槽5TA而刻蚀减薄第二沟槽5TB中的层7B，或者覆盖第一沟槽5TA而沉积增厚第二沟槽5TB中的层7B。换言之，只要能够选择性调节第一栅极沟槽5TA和/或第二栅极沟槽5TB中层7B的厚度即可，不论是减小或是增加。但是，出于对于工艺简化和厚度控制精度的考虑，优选图4所示的覆盖5TB而刻蚀减薄5TA中的层7B（因为控制刻蚀参数的精度要大于控制沉积工艺参数的精度，对于厚度的控制更加精准）。优选地，调节层7B的厚度之后，采用湿法和/或干法灰化等工艺去除掩模层8，例如氧等离子体刻蚀灰化去除光刻胶层8。
特别值得注意的是，在图4所示选择性调节厚度、尤其是刻蚀减薄层7B的过程中，一般不必并且实际上也不能完全去除第一器件区域（NFET）中的第二金属功函数层7B，也即层7B至少要保留一部分（例如至少保留层7B原始厚度的1/6～2/3，优选保留原始厚度的1/4～1/2）。这是因为采用刻蚀工艺较薄层7B的过程中，刻蚀溶剂或者刻蚀气体不可避免地会同时侵蚀栅极介质层6，这将在层6与后续的金属功函数层7（不论是7A或是7B）的界面处引入大量界面缺陷，这使得器件性能恶化、可靠性急剧降低，甚至使得器件完全失效。在其他工艺中可以沉积薄氧化物作为衬垫，然而在栅极介质层6之上、金属功函数层7之下沉积的氧化物结构特性难以满足需要（金属粒子会扩散进入氧化物中使得晶格结构变化），因此在采用刻蚀工艺减薄层7B时，最好不要完全去除层7B，而是通过控制刻蚀工艺的刻蚀速率和刻蚀时间来调整刻蚀残留量、并且通过后续层7B的材质/掺杂/厚度来综合调整最终的栅极金属功函数。自然，如果不采取刻蚀减薄而是采取沉积增厚——也即在（较薄的）层7B之上进一步沉积相同材质而增厚第二金属功函数层7B，则可以避免对栅极介质层6的刻蚀损伤，只是控制功函数具体量的效果稍逊于如图4所示减薄层7B的工艺步骤。
如图5所示，在整个器件上形成第一金属功函数调节层7A，以用于主要调节第一器件区域（NFET）的金属功函数。与层7B类似，采用ALD、PVD、CVD、MOCVD、PEALD等工艺在层7B之上沉积形成7A，覆盖了第一和第二栅极沟槽5TA/5TB的底部、侧壁。层7A材质为金属化合物，包括例如TiAl、TiC、TaN等及其组合，还可以进一步包括Hf、Zr、Mo、W的氮化物；厚度例如2～20nm，可以是单层、不同工艺形成的相同材料的叠层、或者不同/相同工艺形成的不同材料的叠层。
如图6所示，在整个器件上形成扩散阻挡层7C，用于阻挡功函数调节层中的Ti、Al等主要金属元素扩散到稍后的栅极金属层填充中，同时也防止金属栅极中的Cu、W、Mo等重金属元素扩散至金属功函数调节层以扰乱阈值电压的调控。层7C形成方法也可以是ALD、PVD、CVD、MOCVD、PEALD等工艺及其组合，材质可以包括TiN、TaN等金属化合物及其组合，还可以进一步包括Hf、Zr、Mo、W的氮化物；厚度例如0.5～10nm，可以是单层、不同工艺形成的相同材料的叠层、或者不同/相同工艺形成的不同材料的叠层。
如图7所示，在栅极沟槽5TA/5TB剩余空间内填充金属，形成栅极金属层9。沉积方法包括ALD、PVD、CVD、MOCVD、PEALD等及其组合，层9材质包括Al、Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属、这些金属的合金以及这些金属的氮化物，或者其组合。层9中还可掺杂有C、F、N、O、B、P、As等元素以进一步调节功函数。优选地，采用CMP、回刻（etch-back）等工艺平坦化栅极金属层9，直至暴露层7C；刻蚀ILD5形成暴露金属硅化物4的源漏接触孔，在接触孔中填充金属形成接触塞，最终完成器件后续制造工艺。
依照本发明的半导体器件制造方法，通过选择性沉积/刻蚀不同器件区上的多个金属功函数层，简化了CMOS集成工艺，有利于实现多阈值电压调控，进一步提高了器件性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (20)

1.一种半导体器件制造方法，包括：
在衬底上形成多个第一栅极沟槽和多个第二栅极沟槽；
在所述多个第一栅极沟槽和多个第二栅极沟槽中形成栅极介质层；
在所述栅极介质层上形成第二金属功函数调节层；
选择性调节所述多个第一栅极沟槽中的第二金属功函数调节层的厚度；
在所述第二金属功函数调节层上形成第一金属功函数调节层；
在所述第一金属功函数调节层上形成扩散阻挡层；
在所述扩散阻挡层上形成栅极金属层。
2.如权利要求1的方法，其中，衬底包括Si、Ge、应变硅、GeSi、GaN、GaAs、InP、GaInAs、InSb、石墨烯、SiC、碳纳管、
SOI及其组合。
3.如权利要求1的方法，其中，栅极介质层包括高k材料，所述高k材料包括：选自HfO2、HfSiOx、HfSiON、HfAlON、HfLaON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基氧化物材料；选自CeO2、ZrO2、La2O3、LaAlO3、LaLuO3、TiO2、Y2O3的稀土基氧化物；Al2O3；以其上述材料的复合层。
4.如权利要求1的方法，其中，采用ALD、CVD、PVD及其组合的方法形成所述栅极介质层。
5.如权利要求1的方法，其中，栅极介质层的厚度为1.5～4nm。
6.如权利要求1的方法，其中，形成栅极介质层之前进一步包括，在所述多个第一栅极沟槽和多个第二栅极沟槽中形成界面层。
7.如权利要求6的方法，其中，所述界面层材质包括选自SiO2、SiOxNy及其组合的硅的氧化物，厚度为0.4～2nm。
8.如权利要求1的方法，其中，采用ALD、PVD、CVD、MOCVD、PEALD及其组合的方法形成所述第二金属功函数调节层和/或第一金属功函数调节层和/或扩散阻挡层和/或栅极金属层。
9.如权利要求1的方法，其中，所述第二金属功函数调节层和/或第一金属功函数调节层和/或扩散阻挡层的材质包括：TiN、TaN、TiAl、TiC及其组合。
10.如权利要求1的方法，其中，所述第二金属功函数调节层的厚度为0.5～10nm。
11.如权利要求1的方法，其中，所述第一金属功函数调节层的厚度为2～20nm。
12.如权利要求1的方法，其中，所述扩散阻挡层的厚度为0.5～10nm。
13.如权利要求1的方法，其中，所述第二金属功函数调节层和/或第一金属功函数调节层和/或扩散阻挡层为单层、或者不同工艺形成的相同材料的叠层、或者不同/相同工艺形成的不同材料的叠层。
14.如权利要求1的方法，其中，所述选择性调节所述多个第一栅极沟槽中的第二金属功函数调节层的厚度的步骤进一步包括：
形成掩模层，覆盖至少一部分第二栅极沟槽并且露出至少一部分第一栅极沟槽；
刻蚀第一栅极沟槽中露出的一部分第二金属功函数调节层，以减小其厚度。
15.如权利要求14的方法，其中，所述刻蚀包括干法刻蚀和/或湿法刻蚀。
16.如权利要求14的方法，其中，控制所述刻蚀的工艺参数以控制第一栅极沟槽中第二金属功函数调节层的剩余厚度。
17.如权利要求16的方法，其中，所述剩余厚度为原始厚度的1/6～2/3。
18.如权利要求14的方法，其中，刻蚀之后进一步包括，去除所述掩模层。
19.如权利要求1的方法，其中，所述栅极金属层材质包括：选自Al、Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La的金属；所述金属的合金；所述金属的氮化物；上述材料的组合。
20.如权利要求1的方法，其中，形成栅极金属层之后进一步包括：平坦化所述栅极金属层。
CN201410007055.5A 2014-01-07 2014-01-07 半导体器件制造方法 Pending CN104766823A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410007055.5A CN104766823A (zh) 2014-01-07 2014-01-07 半导体器件制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410007055.5A CN104766823A (zh) 2014-01-07 2014-01-07 半导体器件制造方法

Publications (1)

Publication Number Publication Date
CN104766823A true CN104766823A (zh) 2015-07-08

Family

ID=53648576

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410007055.5A Pending CN104766823A (zh) 2014-01-07 2014-01-07 半导体器件制造方法

Country Status (1)

Country Link
CN (1) CN104766823A (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105470256A (zh) * 2014-09-05 2016-04-06 中国科学院微电子研究所 Cmos器件及其制造方法
CN105810588A (zh) * 2016-03-22 2016-07-27 中国科学院微电子研究所 一种后栅工艺mos器件的制备方法
CN106847755A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 改善sram性能的方法
CN106847874A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 具有不同阈值电压的半导体器件的形成方法
CN106960818A (zh) * 2016-01-12 2017-07-18 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
CN107195585A (zh) * 2017-04-24 2017-09-22 中国科学院微电子研究所 一种调节cmos器件阈值的方法及cmos器件
CN107680938A (zh) * 2016-08-01 2018-02-09 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
CN108573924A (zh) * 2017-03-07 2018-09-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109119420A (zh) * 2017-06-23 2019-01-01 三星电子株式会社 半导体器件及其制造方法
CN109309049A (zh) * 2017-07-27 2019-02-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法和高k金属栅鳍式场效应晶体管
CN109524468A (zh) * 2017-09-18 2019-03-26 三星电子株式会社 半导体器件
CN109616515A (zh) * 2018-11-26 2019-04-12 上海集成电路研发中心有限公司 一种金属栅极结构及其制造方法
CN113078112A (zh) * 2021-03-29 2021-07-06 电子科技大学 一种氧化物基耗尽型负载反相器的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040137703A1 (en) * 2003-01-15 2004-07-15 Sharp Laboratories Of America, Inc MOSFET threshold voltage tuning with metal gate stack control
US20070018244A1 (en) * 2005-07-20 2007-01-25 Applied Materials, Inc. Gate Electrode structures and methods of manufacture
CN101494236A (zh) * 2009-02-20 2009-07-29 中国科学院微电子研究所 Cmos器件金属栅极及其形成方法
US20100072554A1 (en) * 2008-09-19 2010-03-25 Kabushiki Kaisha Toshiba Semiconductor device
CN103311247A (zh) * 2012-03-14 2013-09-18 中国科学院微电子研究所 半导体器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040137703A1 (en) * 2003-01-15 2004-07-15 Sharp Laboratories Of America, Inc MOSFET threshold voltage tuning with metal gate stack control
US20070018244A1 (en) * 2005-07-20 2007-01-25 Applied Materials, Inc. Gate Electrode structures and methods of manufacture
US20100072554A1 (en) * 2008-09-19 2010-03-25 Kabushiki Kaisha Toshiba Semiconductor device
CN101494236A (zh) * 2009-02-20 2009-07-29 中国科学院微电子研究所 Cmos器件金属栅极及其形成方法
CN103311247A (zh) * 2012-03-14 2013-09-18 中国科学院微电子研究所 半导体器件及其制造方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105470256A (zh) * 2014-09-05 2016-04-06 中国科学院微电子研究所 Cmos器件及其制造方法
CN106847755A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 改善sram性能的方法
CN106847874A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 具有不同阈值电压的半导体器件的形成方法
CN106960818A (zh) * 2016-01-12 2017-07-18 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
CN105810588B (zh) * 2016-03-22 2018-11-30 中国科学院微电子研究所 一种后栅工艺mos器件的制备方法
CN105810588A (zh) * 2016-03-22 2016-07-27 中国科学院微电子研究所 一种后栅工艺mos器件的制备方法
CN107680938A (zh) * 2016-08-01 2018-02-09 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
CN107680938B (zh) * 2016-08-01 2021-05-28 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
CN108573924A (zh) * 2017-03-07 2018-09-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108573924B (zh) * 2017-03-07 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107195585A (zh) * 2017-04-24 2017-09-22 中国科学院微电子研究所 一种调节cmos器件阈值的方法及cmos器件
CN109119420A (zh) * 2017-06-23 2019-01-01 三星电子株式会社 半导体器件及其制造方法
CN109119420B (zh) * 2017-06-23 2023-12-05 三星电子株式会社 半导体器件及其制造方法
CN109309049A (zh) * 2017-07-27 2019-02-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法和高k金属栅鳍式场效应晶体管
US10804400B2 (en) 2017-07-27 2020-10-13 Semiconductor Manufacturing (Shanghai) International Corporation Semiconductor structure, manufacturing method therefor, and high-k metal gate fin field-effect transistor
US11784260B2 (en) 2017-09-18 2023-10-10 Samsung Electronics Co., Ltd. Semiconductor devices
CN109524468A (zh) * 2017-09-18 2019-03-26 三星电子株式会社 半导体器件
CN109524468B (zh) * 2017-09-18 2023-12-15 三星电子株式会社 半导体器件
WO2020107941A1 (zh) * 2018-11-26 2020-06-04 上海集成电路研发中心有限公司 一种金属栅极结构及其制造方法
CN109616515A (zh) * 2018-11-26 2019-04-12 上海集成电路研发中心有限公司 一种金属栅极结构及其制造方法
CN109616515B (zh) * 2018-11-26 2021-06-15 上海集成电路研发中心有限公司 一种金属栅极结构及其制造方法
CN113078112A (zh) * 2021-03-29 2021-07-06 电子科技大学 一种氧化物基耗尽型负载反相器的制备方法

Similar Documents

Publication Publication Date Title
US11942548B2 (en) Multi-gate device and method of fabrication thereof
US10622459B2 (en) Vertical transistor fabrication and devices
US10157799B2 (en) Multi-gate device and method of fabrication thereof
KR101949598B1 (ko) 반도체 디바이스 및 그 제조 방법
US10163903B2 (en) FETS and methods of forming FETS
CN104766823A (zh) 半导体器件制造方法
US10163726B2 (en) FinFET devices and methods of forming
CN106469654B (zh) 半导体装置及其制造方法
TWI579925B (zh) 半導體結構及其製造方法
CN103021862B (zh) 具有低温除氧的金属栅极器件
CN103022126B (zh) 具有由高k保护金属层诱导的应变沟道的半导体器件
US20170141112A1 (en) Multi-Gate Device and Method of Fabrication Thereof
US11923457B2 (en) FinFET structure with fin top hard mask and method of forming the same
US10109629B2 (en) Semiconductor devices including gate structures with oxygen capturing films
KR20160129689A (ko) Fet 및 fet를 형성하는 방법
CN106992154B (zh) 半导体器件及其制造方法
US9263275B2 (en) Interface for metal gate integration
CN104143534A (zh) 半导体器件制造方法
TW202331809A (zh) 半導體裝置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20150708