CN103022126B - 具有由高k保护金属层诱导的应变沟道的半导体器件 - Google Patents

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Abstract

公开了一种具有金属栅极的半导体器件。该器件包括半导体衬底，该半导体衬底包括多个源极部件和漏极部件，以形成p-沟道和n-沟道。该器件还包括栅叠层，该栅叠层位于半导体衬底上方并被设置在源极部件和漏极部件之间。栅叠层包括：高k(HK)介电层，该高k(HK)介电层形成于半导体衬底的上方；拉伸应力HK保护层，该拉伸应力HK保护层形成于HK介电层的顶部上，紧邻p-沟道；压缩应力HK N-功函数(N-WF)金属层，该压缩应力HK N-功函数(N-WF)金属层形成于HK介电层的顶部上，紧邻n-沟道；以及金属栅极层堆叠件，该金属栅极层堆叠件沉积在保护层的上方。本发明提供了具有由高k保护金属层诱导的应变沟道的半导体器件。

Description

具有由高k保护金属层诱导的应变沟道的半导体器件
技术领域
本发明涉及半导体器件，更具体而言，涉及具有由高k保护金属层诱导的应变沟道的半导体器件。
背景技术
当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各种技术节点按比例缩小时，已经采用了若干策略来改进器件性能。一种策略是使用高k(HK)介电材料和金属栅极(MG)晶体管。另一种策略是使用应变衬底技术。例如，通过实施应变衬底技术，通常通过调制晶体管沟道中的应变来实现更好的器件性能，这增强了迁移率(例如，电子或空穴迁移率)，从而通过该沟道增强了导电性。作为实例，分别在p型FET器件、或n型FET器件的源极区和漏极区中形成外延硅锗(SiGc)、或碳化硅(SiC)层。然而，当前形成应变结构的技术在各个方面尚不是完全令人满意的。例如，这些应变结构可能在沟道区中产生不足以改善器件性能的应变。
发明内容
本发明的一种更宽泛的形式涉及具有金属栅极的半导体器件。示例性半导体器件包括：半导体衬底；HK介电层，该HK介电层形成于半导体衬底的上方；拉伸应力型HK保护层，该拉伸应力型HK保护层形成为紧邻PMOS中的p-沟道；压缩应力N-WF金属层，该压缩应力N-WF金属层形成于HK层的顶部上，紧邻NMOS中的n-沟道；以及金属栅极层堆叠件，该金属栅极层堆叠件沉积在N-WF金属层上方。
本发明的实施例的另一种更宽泛形式涉及具有金属栅极的半导体器件，该半导体器件包括：半导体衬底；界面层，该界面层形成于半导体衬底上方；HK介电层，该HK介电层形成于半导体衬底上方；拉伸应力HK保护层，该拉伸应力HK保护层形成于PMOS中的HK介电层的上方；压缩应力HK保护层，该压缩应力HK保护层形成于NMOS中的HK介电层的上方，其中，PMOS和NMOS中的HK保护层具有不同应力类型，此外其中，p-沟道和n-沟道具有不同的应变类型。
根据本发明的一个方面，提供了一种具有金属栅极的半导体器件，包括：半导体衬底，该半导体器件包括多个源极部件和漏极部件，以形成p-沟道和n-沟道；以及栅叠层，该栅叠层位于所述半导体衬底上方并且被设置在所述源极部件和所述漏极部件之间，其中，所述栅叠层包括：高k(HK)介电层，形成在所述半导体衬底上方；拉伸应力HK保护层，形成于所述HK介电层的顶部上，紧邻所述p-沟道；压缩应力HK N-功函数(N-WF)金属层，形成于所述HK介电层的顶部上，紧邻所述n-沟道；以及在所述保护层上方设置的金属栅极层堆叠件。
在上述半导体器件中，紧邻所述p-沟道的所述拉伸应力HK保护层包括原子层沉积(ALD)TiN层。
在上述半导体器件中，所述p-沟道为压缩应变沟道。
根据本发明所述的半导体器件，其中，紧邻所述n-沟道的压缩应力HKN-WF金属层包括物理汽相沉积(PVD)TiAlN1-x层。
在上述半导体器件中，所述n-沟道为拉伸应变沟道。
在上述半导体器件中，压缩应力金属层作为HK保护层被设置在N-WF金属层下方，其中所述压缩应力金属层包括PVDTiN层。
根据本发明的另一个方面，提供了一种形成具有金属栅叠层的半导体器件的工艺，所述工艺包括：提供半导体衬底；在所述衬底中形成隔离的NMOS区和PMOS区；在所述半导体衬底上方沉积高k(HK)介电层；在NMOS区和PMOS区两区上的所述HK介电层的顶部上沉积拉伸应力HK保护层；从所述NMOS区去除所述拉伸应力HK保护层；在所述NMOS区和所述PMOS区上的所述HK层的上方沉积压缩应力N-功函数(N-WF)金属层；以及在所述压缩应力N-WF金属层上方沉积金属栅极层堆叠件。
根据本发明所述的工艺，其中，沉积所述拉伸应力HK保护层包括通过ALD技术沉积TiN层。
根据本发明所述的工艺，其中，在所述PMOS中沉积所述拉伸应力HK保护层包括PVD技术。
根据本发明所述的工艺，其中，在所述PMOS中沉积所述拉伸应力HK保护层包括CVD技术。
根据本发明所述的工艺，其中，沉积所述压缩应力N-WF金属层包括通过PVD技术沉积TiAlN1-x层。
根据本发明所述的工艺，其中，在所述NMOS中沉积所述压缩应力N-WF金属层包括ALD技术。
根据本发明所述的工艺，其中，在所述NMOS中沉积所述压缩应力N-WF金属层包括CVD技术。
根据本发明所述的工艺，其中，在所述NMOS中的所述N-WF金属层下方沉积所述压缩应力HK保护层包括通过PVD技术沉积TiN层。
根据本发明所述的工艺，进一步包括：在所述半导体衬底上形成伪栅极；在所述半导体衬底上沉积ILD；去除所述伪栅极以建立栅极沟槽；其中，在所述栅极沟槽中沉积所述HK介电层。
根据本发明的又一个方面，提供了一种具有金属栅极的半导体器件，该半导体器件包括：半导体衬底；界面层(IL)，形成于所述半导体衬底的上方；高k(HK)介电层，形成于所述半导体衬底的上方；拉伸应力HK保护层，形成于所述半导体衬底的PMOS区中的所述IL的上方；压缩应力HK保护层，形成于所述半导体衬底的NMOS区中的所述IL的上方；以及金属栅极层堆叠件，沉积在所述HK保护层的上方，其中所述PMOS区和所述NMOS区的所述HK保护层为两个不同应力类型的层，以及其中所述PMOS区和所述NMOS区的沟道为两种不同类型的应变沟道。
根据本发明所述的半导体器件，其中，所述拉伸应力HK保护层紧邻所述PMOS区中的p-沟道并且包括通过ALD技术形成的TiN层，其中所述p-沟道为压缩应变沟道。
根据本发明所述的半导体器件，其中，所述压缩应力HK保护层紧邻所述NMOS区中的n-沟道并且包括通过PVD技术形成的TiN层，其中，所述n-沟道为拉伸应变沟道。
根据本发明所述的半导体器件，其中，在所述NMOS区中的所述IL上方形成的所述压缩应力HK保护层包括TiAlN1-x层。
根据本发明所述的半导体器件，其中，蚀刻停止层(ESL)形成于所述HK保护层的上方，并且其中，所述ESL包括通过PVD或ALD技术形成的TaN层，并且其中，可以在后续工艺中去除所述ESL TaN，从而保持所述金属栅叠层不包含TaN。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1为根据本发明的各方面构造的用于制造具有后栅极HK/金属栅极(MG)方案的半导体器件的示例方法的流程图。
图2至图7为根据本方面的各方面构造的在制造阶段中的具有后栅极HK/金属栅极方案的半导体器件的示例实施例的剖面图。
具体实施方式
应当理解为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例并不打算限定。再者，在下面的描述中第一工艺在第二工艺之前的实施可以包括其中第二工艺在第一工艺之后立即实施的实施例，并且也可以包括其中可以在第一工艺和第二工艺之间实施额外的工艺的实施例。为了简明和清楚起见，可以以不同的比例任意地绘制各种部件。而且，在下面的描述中第一部件在第二部件上或者上方的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一部件和第二部件之间形成额外的部件，使得第一和第二部件不直接接触的实施例。
图1为根据本发明的各个方面构造的用于制造具有后栅极HK/MG方案的半导体器件的方法100的一个示例实施例的流程图。结合图2至图7描述了方法100。在后栅极(或者替换栅极)方案中，首先形成伪(牺牲)多晶硅栅极结构，接着采用标准的CMOS工艺流程，直到沉积层间电介质(ILD)。然后，可以去除伪多晶硅栅极结构并用金属栅极结构替换该伪多晶硅栅极结构。因此，在已将高温工艺应用于形成如源极区和漏极区以后，形成栅极。后栅极(或者替换栅极)工艺方案避免了由于高温工艺所导致的功函数材料稳定性的问题。
方法100从步骤102开始，该步骤提供了半导体衬底210。在本实施例中，衬底210包含硅。可选地，衬底可以包含锗、硅锗、或者其他适当的半导体材料。此外可选地，半导体衬底210可以包括外延层。例如，衬底210可以具有位于本体半导体(bulk semiconductor)上面的外延层。此外，衬底210可以是应变的从而增强性能。例如，外延层可以包括与本体半导体的半导体材料不同的半导体材料，如通过包括选择性外延生长(SEG)的工艺所形成的位于体硅上面的硅锗层或位于体硅锗上面的硅层。此外，衬底210可以包括绝缘体上半导体(SOI)结构如掩埋介电层。此外，可选地，衬底可以包括掩埋介电层，如掩埋氧化物(BOX)层，该掩埋介电层如通过被称为注氧隔离(SIMOX)技术、晶圆接合、SEG的方法或其他适当的方法形成的。实际上，各个实施例可以包括各种衬底结构和材料中的任意一种。
在图2中，衬底210还可以包括各种隔离部件并且隔离部件可以包括采用不同加工技术形成的不同结构。例如，隔离部件可以包括浅沟槽隔离(STI)部件220。STI的形成可以包括：在衬底210中蚀刻沟槽(未示出)；以及用诸如氧化硅、氮化硅、或者氮氧化硅的绝缘材料填充沟槽。所填充的沟槽可以具有多层结构，如用氮化硅填充沟槽的热氧化物衬层。作为实例，可以使用以下工艺顺序建立STI结构，如生长焊盘氧化物；形成低压化学汽相沉积(LPCVD)氮化物层；采用光刻胶和掩模图案化STI开口；在衬底中蚀刻沟槽；可选地，生长热氧化物沟槽衬层以改进沟槽界面；用CVD氧化物填充沟槽；采用化学机械平坦化(CMP)来后抛光多余的氧化物。
继续参考图2，通过注入技术形成各种掺杂区，如P-阱230、N-阱235。一部分衬底210掺杂有P型掺杂剂并形成P-阱230，在P阱230中将制造n-沟道器件。类似地，一部分衬底210掺杂有N型掺杂剂并形成N阱235，在N阱235中将制造p-沟道器件。掺杂区掺杂有P型掺杂剂，如硼或BF2；和/或N型掺杂剂，如磷或砷。可以以P-阱结构、N-阱结构、双阱结构直接在衬底210上方或者采用凸起结构形成掺杂区。
通过臭氧氧化、CVD、ALD、或者任何适当的方法在衬底210上方设置界面层(IL)如SiO2。此后，通过沉积技术在IL层上方设置栅极材料如多晶硅。例如，在CVD工艺中可以使用硅烷(SiH4)、二硅烷(Si2H6)、或者二氯硅烷(SiCl2H4)作为化学气体用于形成多晶硅层。可选地，可以任选地形成非晶硅层代替多晶硅层。由于将用如后来所述的金属栅电极替换多晶硅层，所以可以将该多晶硅层称作伪多晶硅层。图案化IL和伪栅极层，从而形成伪栅叠层(未示出)。
继续参考图2，通过适当的技术如一种或多种离子注入形成源极和漏极区250和251。源极和漏极区250和251可以进一步包括：基本上与伪栅叠层对准的轻掺杂源极/漏极(LDD)区；和基本上与将在下面描述的相关的侧壁间隔件260对准的重掺杂源极和漏极(S/D)区250和251。
继续参考图2，在伪栅极结构的侧壁上形成侧壁间隔件260。侧壁间隔件260可以包括介电材料如氧化硅。可选地，侧壁间隔件260可以任选地包括氮化硅、碳化硅、氮氧化硅、或者其组合。栅极间隔件260通过电介质沉积和干蚀刻工艺形成。在形成间隔件260以后，采用外延生长工艺来建立区域270。例如，可以采用蚀刻工艺使衬底210凹进，并且可以采用外延生长工艺来生长区域270。区域270位于PFET器件中，并且可以包含SiGe。然而，不同实施例可以使用其他合适的材料。
在形成源极和漏极(S/D)区250和250以后，可以实施一次或多次退火工艺来激活S/D区。退火工艺包括：快速热退火(RTA)、激光退火工艺、或者其他合适的退火工艺。作为实例，高温热退火步骤可以应用在900℃至1100℃范围内的任何温度，但是其他实施例可以使用不同范围内的温度。作为另一实例，高温退火包括采用600℃以上温度的热处理工艺。此外，该实施例可以包括“尖峰(spike)”退火工艺，该工艺具有极短的持续时间。
继续参考图2，在半导体衬底210和伪栅极上形成层间介电层(ILD)280。实施化学机械抛光(CMP)工艺以去除ILD 280，从而暴露出伪栅极。另外地或可选地，可以在伪栅极顶部上形成硬掩模。应用CMP工艺以暴露硬掩模，然后采用蚀刻工艺如湿蚀刻浸渍来去除硬掩模，暴露出伪栅极。实施蚀刻工艺来去除NFET和PFET这两者中的伪栅极，在NFET和PFET区中形成栅极沟槽282。可以通过干蚀刻、湿蚀刻、或干蚀刻和湿蚀刻的组合来去除伪栅极。例如，湿蚀刻工艺可以包括暴露于含氢氧化物的溶液(例如，氢氧化铵)、去离子水、和/或其他合适的蚀刻剂溶液中。在一些情况下，在去除伪栅叠层以暴露出衬底表面之后，还可以采用诸如HF湿蚀刻或者其他合适的工艺来去除界面层。
方法100继续至步骤104，在该步骤中在栅极沟槽282上沉积界面层(IL)285和HK介电层290，如图3中所示。IL 285可以包括氧化硅(SiO2)层(例如，热氧化物形成或化学氧化物形成)。可选地，IL 285可以任选地包括通过原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、或其组合形成的HfSiO或SiON。已经观察到，IL层可以对一些HK介电栅叠层集成问题提供补救措施，如阈值电压钉扎(pinning)以及降低载流子迁移率。由于栅极介电层对晶体管沟道和电气性能的影响为各层单独贡献的函数，所以可以通过改变不同晶体管应用的IL厚度来控制阈值电压。作为扩散阻挡层阻止在HK介电材料和衬底之间的不期望界面反应，IL可能是重要的。可以通过ALD、CVD、金属有机物CVD(MOCVD)、PVD、热氧化、其组合、或者其他合适的技术形成HK介电层290。
HK介电层290可以包括二元或三元高k膜，如HFOx。可选地，HK介电层290可以任选地包含其他HK电介质，如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物、或者其他合适的材料。在所述的实施例中，HK层290包括：HfO2并且通过ALD沉积。可以实施后HK层沉积退火，从而提高栅极电介质中的湿度控制。
方法100继续至步骤106，在该步骤中，在HK介电层290上方沉积保护层300，如图4中所示。保护层300导电并且防止HK介电层290和金属栅极层之间的相互扩散和反应。用于HK保护层材料的候选物可以包括难熔金属及其氮化物(例如，TiN、TaN、W2N、TiSiN、TaSiN)。可以通过物理汽相沉积(PVD)、化学汽相沉积(CVD)、金属有机物化学汽相沉积(MOCVD)、以及原子层沉积(ALD)来沉积HK保护层。PVD是涉及物理工艺如等离子体溅射轰击而不是涉及表面处的化学反应的沉积方法。在等离子体溅射工艺中，通过高能量粒子轰击从目标材料喷射原子或分子，从而使得喷射出的原子或分子可以聚集在衬底上形成薄膜。ALD为汽相化学工艺，并且ALD为自限性原子逐层生长方法(self-limiting atomiclayer-by-layer growth method)。ALD的表面可控生长机制提供了良好的阶梯覆盖并且提供了具有极少数(或者没有)针孔的致密膜。采用ALD达到的精度容许在纳米级以可控方式加工极薄膜。
当形成紧邻PFET和NFET的沟道区的HK保护层时，HK保护层的膜应力(压缩或拉伸)可能诱导沟道内的应变。例如，拉伸应力HK保护层可能诱导附近p-沟道内的压缩应变，以及压缩的HK保护层可以包括附近n-沟道内的拉伸应变。已经观察到，采用期望类型的沟道应变，载流子迁移率和器件性能可以增强。作为实例，压缩应变p-沟道可以提高空穴迁移率以及拉伸应变n-沟道可以增强电子迁移率。可以根据沉积方法、沉积条件、以及YK保护层的材料来应用HK保护层的应力类型和大小。作为实例，ALD TiN可以形成具有拉伸应力的HK保护层。作为另一实例，PVD TiN可以形成具有压缩应力或拉伸应力的HK保护层，取决于沉积条件如沉积温度。在所述的实施例中，HK保护层290包括拉伸应力ALD TiN。同时ALD TiN HK保护层290也可以用作PMOS的P-功函数(P-WF)金属层。
已经证明，PMOS和NMOS对于不同类型的应变产生不同的响应。例如，PMOS性能受益于向沟道施加压缩应变，而NMOS受益于拉伸应力。因此，通过局部诱导应变将容许独立地调制n-沟道应变和p-沟道应变。
方法100继续至步骤108，在该步骤中，去除NFET区中的一部分保护层300，如图5所示。可以通过图案化和蚀刻技术来去除NFET中的该部分HK保护层300。该去除技术可以包括干蚀刻、湿蚀刻以及其组合。在所述的实施例中，从NMOS部分去除拉伸应力保护层300露出NMOS部分，以接收后来与n-沟道紧邻的不同应力类型的保护层。因此，可以将n-沟道独立调制为p-沟道。此外，在所示的实施例中，从NMOS部分去除ALD TiN保护层300(中间间隙WF金属)可以改善NMOS阈值电压(Vt)控制。
方法100继续至步骤110，在该步骤中，在NMOS和PMOS两者的上方沉积N功函数(WF)金属层310，如图6所示。N-WF金属层310紧邻n-沟道。因此，压缩应力N-WF金属层310可能诱导n-沟道内的拉伸应变，该拉伸应变可以提高电子迁移率。N-WF金属层310可以包括单金属层或多金属层结构，如Ti、Mn、Zr、TaN、TiN、TiAl、TiAlN1-x、TaC、TaCN、TaSiN，以及其组合。N-WF金属层310可以通过ALD、PVD、CVD、或者其他合适的工艺形成。
可以根据沉积方法、沉积条件、以及N-WF金属层310的材料应用N-WF金属层310的应力类型和应力大小。在所述的实施例中，N-WF金属层310包括具有压缩应力的PVD TiAlN1-x。另外地或可选地，在所述的实施例中，为了改善器件可靠性，如改善正偏压温度不稳定性(PBTI)，可以在N-WF金属层310作为NMOS中的HK保护层之前沉积压缩层PVDTiN1-x(未示出)。
继续参考图6，在所述的实施例中，在NMOS和PMOS两者的上方沉积WF TiAlN1-x层310。已经观察到，TiAlN1-x示出了比TiAl更大的热稳定性，这可能有助于NMOS和PMOS器件中的阈值电压(Vt)稳定性改善。此外，N-WF层310紧邻NMOS中的HK介电层290的顶部并且可以作为NMOS中的HK介电层290的保护层中之一起作用。通过使用热稳定WF金属层，如TiAlN1-x，可以改善HK介电层的时间相关电介质击穿(TDDB)可靠性问题，并且NMOS和PMOS的阈值电压(Vt)也可以更稳定。
方法100继续至步骤112，在该步骤中，在N-WF金属层310上方形成N-金属栅叠层350A(在NMOS中)和P-金属栅叠层350B(在PMOS中)。可以独立地或同时形成金属栅叠层350A和350B。金属栅叠层350A和350B可以包括WF层如层300和310，填充金属层、衬层、润湿层、以及粘合层。此外，N-金属栅叠层350A可以包括具有足够低的EWF值的单金属层或多金属层结构，如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、以及其组合。
P-金属栅叠层350B可以包括具有足够高的有效功函数(EWF)值的单金属层或多金属层结构，如TiN、TaN、Ru、Mo、Al、WN、以及其组合。金属栅叠层350A和350B可以通过ALD、PVD、CVD、或者其他合适的工艺形成。作为实例，可以沉积Ti层充当湿润层用于随后的Al填充。Ti层可以通过PVD或其他合适的工艺形成。作为另一实例，填充金属可以包括Al并且Al层可以通过CVD、PVD、或者其他合适的技术形成。可选地，填充金属层可以包括铜(Cu)和钨(W)。
在所述的实施例中，金属栅叠层350A和350B可以包括润湿层PVDTi和填充金属层PVD Al。在一个实施例中，可以在填充金属Al层的下方形成阻挡层。阻挡层可以包括PVD TiN。阻挡层的扩散阻止性质随着材料的化学计量学和所应用的沉积方法而改变。扩散阻止性质影响器件的性能。例如，用于Al金属层的富氮化物(N与Ti的比率＞1)TiN阻挡物更有效地阻止Al扩散到HK介电层中，其中认为这种扩散促成了器件可靠性问题-时间相关电介质击穿(TDDB)。富氮化物TiN通常比Ti∶N的比率大于1∶1的富钛TiN具有更大的热稳定性。可选地，在其他实施例中，阻挡层可以包括任何适当数量的不同组分层(例如，三层或更多层)。在一个实施例中，通过采用化学汽相沉积(CVD)工艺或其他合适的工艺沉积金属层。通过所公开的方法，采用不同的组分和结构形成用于NMOS和PMOS的金属栅叠层。独立地调谐NMOS区和PMOS区的功函数。
继续参考方法100的步骤112，在一个实施例中，在HK保护层的顶部上形成ALD TiN层作为伪栅极结构中的蚀刻停止层(ESL)。已经观察到，TaN ESL可能使NMOS Vt趋向于上升，这是不期望的。为了改善NMOS Vt的稳定性，在伪栅极去除以后，可以去除该TaN ESL。
可以对各金属层实施化学机械抛光(CMP)以平坦化NMOS器件和PMOS器件。相对于介电层280，CMP工艺可以对金属层具有高选择性。如图7所示，CMP工艺对金属栅叠层350A、350B、以及ILD层280提供了基本上平坦的平面。
方法100可以进一步包括形成多层互连。多层互连(未示出)可以包括纵向互连件，如常规通孔或接触件；以及横向互连件，如金属线。各种互连部件可以应用各种导电材料包括铜、钨、以及硅化物。在一个实例中，采用双镶嵌工艺形成铜相关的多层互连结构。在另一个实施例中，使用钨在接触孔中形成钨塞。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员还应该意识到，这种等效结构并不背离本发明的主旨和范围，并且在不背离本发明的主旨和范围的情况下，可以在其中进行多种变化、替换以及改变。

Claims (20)

1.一种具有金属栅极的半导体器件，包括：
半导体衬底，包括多个源极部件和漏极部件，以形成p-沟道和n-沟道；以及
栅叠层，位于所述半导体衬底上方并且被设置在所述源极部件和所述漏极部件之间；
其中，所述栅叠层包括：
高k介电层，形成在所述半导体衬底上方；
拉伸应力高k保护层，形成于所述高k介电层的顶部上，紧邻所述p-沟道；
压缩应力高k N-功函数金属层，形成于所述高k介电层的顶部上，紧邻所述n-沟道；以及
金属栅极层堆叠件，被设置在所述压缩应力高k N-功函数金属层上方。
2.根据权利要求1所述的半导体器件，其中，紧邻所述p-沟道的所述拉伸应力高k保护层包括原子层沉积TiN层。
3.根据权利要求2所述的半导体器件，其中，所述p-沟道为压缩应变沟道。
4.根据权利要求1所述的半导体器件，其中，紧邻所述n-沟道的压缩应力高k N-功函数金属层包括物理汽相沉积TiAlN1-x层。
5.根据权利要求4所述的半导体器件，其中，所述n-沟道为拉伸应变沟道。
6.根据权利要求5所述的半导体器件，其中，压缩应力金属层作为高k保护层被设置在N-功函数金属层下方，其中所述压缩应力金属层包括物理汽相沉积TiN层。
7.一种形成具有金属栅叠层的半导体器件的工艺，所述工艺包括：
提供半导体衬底；
在所述衬底中形成隔离的NMOS区和PMOS区；
在所述半导体衬底上方沉积高k介电层；
在NMOS区和PMOS区两区上的所述高k介电层的顶部上沉积拉伸应力高k保护层；
从所述NMOS区去除所述拉伸应力高k保护层；
在所述NMOS区和所述PMOS区上的所述高k介电层的上方沉积压缩应力N-功函数金属层；以及
在所述压缩应力N-功函数金属层上方沉积金属栅极层堆叠件。
8.根据权利要求7所述的工艺，其中，沉积所述拉伸应力高k保护层包括通过原子层沉积技术沉积TiN层。
9.根据权利要求7所述的工艺，其中，在所述PMOS中沉积所述拉伸应力高k保护层包括物理汽相沉积技术。
10.根据权利要求7所述的工艺，其中，在所述PMOS中沉积所述拉伸应力高k保护层包括化学汽相沉积技术。
11.根据权利要求7所述的工艺，其中，沉积所述压缩应力N-功函数金属层包括通过物理汽相沉积技术沉积TiAlN1-x层。
12.根据权利要求7所述的工艺，其中，在所述NMOS中沉积所述压缩应力N-功函数金属层包括原子层沉积技术。
13.根据权利要求7所述的工艺，其中，在所述NMOS中沉积所述压缩应力N-功函数金属层包括化学汽相沉积技术。
14.根据权利要求7所述的工艺，其中，在所述NMOS中的所述N-功函数金属层下方沉积所述压缩应力高k保护层包括通过物理汽相沉积技术沉积TiN层。
15.根据权利要求7所述的工艺，进一步包括：
在所述半导体衬底上形成伪栅极；
在所述半导体衬底上沉积层间电介质；
去除所述伪栅极以建立栅极沟槽；
其中，在所述栅极沟槽中沉积所述高k介电层。
16.一种具有金属栅极的半导体器件，包括：
半导体衬底；
界面层，形成于所述半导体衬底的上方；
高k介电层，形成于所述半导体衬底的上方；
拉伸应力高k保护层，形成于所述半导体衬底的PMOS区中的所述界面层的上方；
压缩应力高k保护层，形成于所述半导体衬底的NMOS区中的所述界面层的上方；以及
金属栅极层堆叠件，沉积在所述高k保护层的上方；
其中，所述PMOS区和所述NMOS区的所述高k保护层为两个不同应力类型的层；以及
其中，所述PMOS区和所述NMOS区的沟道为两种不同类型的应变沟道。
17.根据权利要求16所述的半导体器件，其中，所述拉伸应力高k保护层紧邻所述PMOS区中的p-沟道并且包括通过原子层沉积技术形成的TiN层，其中所述p-沟道为压缩应变沟道。
18.根据权利要求16所述的半导体器件，其中，所述压缩应力高k保护层紧邻所述NMOS区中的n-沟道并且包括通过物理汽相沉积技术形成的TiN层，其中，所述n-沟道为拉伸应变沟道。
19.根据权利要求16所述的半导体器件，其中，在所述NMOS区中的所述界面层上方形成的所述压缩应力高k保护层包括TiAlN1-x层。
20.根据权利要求16所述的半导体器件，其中，蚀刻停止层形成于所述高k保护层的上方，并且其中，所述蚀刻停止层包括通过物理汽相沉积或原子层沉积技术形成的TaN层，并且其中，在后续工艺中去除所述蚀刻停止层TaN，从而保持所述金属栅极层堆叠件不包含TaN。
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