JP2018537856A - 縦型電界効果トランジスタおよびその製造方法 - Google Patents

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Abstract

【課題】縦型電界効果トランジスタおよびその製造方法を提供する。
【解決手段】縦型電界効果トランジスタを製造する方法であって、第１の陥凹部を基板内に形成することと、第１の陥凹部の第１の下部表面から第１のドレインをエピタキシャル成長させることと、基板内に形成された第２の陥凹部の第２の下部表面から第２のドレインをエピタキシャル成長させることと、第１のドレインおよび第２のドレイン上にチャネル材料をエピタキシャル成長させることと、チャネル材料内にトラフを形成して、第１のドレイン上に１つまたは複数のフィン・チャネルをおよび第２のドレイン上に１つまたは複数のフィン・チャネルを形成することであって、第１のドレインの上方のトラフは第１のドレインの表面まで延在し、第２のドレインの上方のトラフは第２のドレインの表面まで延在する、形成することと、１つまたは複数のフィン・チャネルの各々上にゲート構造を形成することと、第１のドレインおよび第２のドレインと関連付けられるフィン・チャネルの各々上にソースを成長させることとを含む、方法。
【選択図】図４２

Description

本発明は、縦型ｆｉｎＦＥＴデバイスを形成する方法、および、それらの方法により生み出される電子デバイス構造に関係し、より詳しくは、縦型ｆｉｎＦＥＴのドレイン、チャネル、およびソースを、ドレイン、チャネル、およびソースが同じ結晶方位を有するべくエピタキシャル形成する方法に関係する。
電界効果トランジスタ（ＦＥＴ）は、典型的には、電流がソースからドレインに流れる、ソース、チャネル、およびドレイン、ならびに、チャネルを通る電流の流れを制御するゲートを有する。電界効果トランジスタ（ＦＥＴ）は、種々の異なる構造を有し得るものである。例えばＦＥＴは、基板材料それ自体内に形成されるソース、チャネル、およびドレインを伴って形成されており、電流は水平に（すなわち、基板の面内で）流れる。ＦｉｎＦＥＴは、基板から外向きに延在するチャネルを伴って形成されているが、電流は、やはり水平に流れる。ＦｉｎＦＥＴに対するチャネルは、単一のプレーナ・ゲートを伴うＭＯＳＦＥＴと比較して、普通はフィンと呼称される、薄い矩形Ｓｉの直立した平板であり得るものであり、ゲートをフィン上に伴う。ソースおよびドレインのドーピングに依存して、ｎ−ＦＥＴまたはｐ−ＦＥＴが形成され得る。
ＦＥＴの例は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）を含み得る。２つのＦＥＴはさらには、相補型金属酸化物半導体（ＣＭＯＳ）を形成するために結合され得るものであり、ｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴが、直列に接続される。
デバイス寸法がますます減少するにつれて、個々の構成要素および電気的接点を形成することは、より困難になる。それゆえに、従前のＦＥＴ構造の有望な態様を保持し、一方で、より小さなデバイス構成要素を形成することにより生じるスケーリング問題点を克服する手法が必要とされる。
縦型電界効果トランジスタを製造する方法は、第１の下部表面を有する第１の陥凹部を基板内に形成することと、第１の陥凹部の第１の下部表面から第１のドレインをエピタキシャル成長させることと、基板内に形成された第２の陥凹部の第２の下部表面から第２のドレインをエピタキシャル成長させることと、第１のドレインおよび第２のドレイン上にチャネル材料をエピタキシャル成長させることと、チャネル材料内にトラフを形成して、第１のドレイン上に１つまたは複数のフィン・チャネルを、および第２のドレイン上に１つまたは複数のフィン・チャネルを形成することであって、第１のドレインの上方のトラフは、第１のドレインの表面まで延在し、第２のドレインの上方のトラフは、第２のドレインの表面まで延在する、形成することと、１つまたは複数のフィン・チャネルの各々上にゲート構造を形成することと、第１のドレインおよび第２のドレインと関連付けられるフィン・チャネルの各々上にソースを成長させることとを含む。
縦型電界効果トランジスタは、第１の下部表面を有する第１の陥凹部を基板内に含む。第１のドレインが、第１の陥凹部の第１の下部表面から成長させられ、第１のドレインは、第１の下部表面と同じ結晶方位を有する。第２の陥凹部が基板内に形成され、第２の陥凹部は第２の下部表面を有し、第２のドレインが、基板内に形成された第２の陥凹部の第２の下部表面上に成長させられ、第２のドレインは、第２の下部表面と同じ結晶方位を有する。１つまたは複数のフィン・チャネルが、第１のドレイン上に形成され、第１のドレイン上の１つまたは複数のフィン・チャネルは、第１の下部表面と同じ結晶方位を有し、１つまたは複数のフィン・チャネルが、第２のドレイン上に形成され、第２のドレイン上の１つまたは複数のフィン・チャネルは、第２の下部表面と同じ結晶方位を有する。ゲート構造が、フィン・チャネルの各々上に形成され、ソースが、第１のドレインおよび第２のドレインと関連付けられるフィン・チャネルの各々上に成長させられ、ソースは、フィン・チャネルと同じ結晶方位を有する。
これらおよび他の、特徴および利点は、付随する図面との連関で読まれることになる、それらの特徴および利点の例解的な実施形態の、以下の詳細な説明から明らかになるであろう。
本開示は、以下の図を参照して、好ましい実施形態の以下の説明において、詳細を提供することになる。
例示的な実施形態による、電子デバイス構造に対する、基板の断面図である。 例示的な実施形態による、電子デバイス構造に対する、基板および表面層の断面図である。 例示的な実施形態による、電子デバイス構造に対する、基板、および、パターニングされた表面層の断面図である。 例示的な実施形態による、電子デバイス構造に対する、エッチングされた陥凹部を伴う基板、および、パターニングされた表面層の断面図である。 例示的な実施形態による、電子デバイス構造に対する、誘電体充填材を伴う、陥凹させられた領域を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、シャロウ・トレンチ・アイソレーション領域を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、第１のドレイン領域を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造に対する、ハードマスクを伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造に対する、部分的に除去されたハードマスクを伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、第２のドレイン領域を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造からハードマスクが除去された基板の断面図である。 例示的な実施形態による、電子デバイス構造を形成する、チャネル材料を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、フィン・チャネルを伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造を形成する、低誘電率（low-k）誘電体材料を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造を形成する、低誘電率誘電体材料を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造を形成する、低誘電率誘電体材料を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、ＷＦＭ層を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、ＷＦＭキャップを伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造を形成する、ゲート材料を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート材料を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート材料を伴う基板の、断面図および拡大差込図である。 例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート材料を伴う基板の拡大差込断面図である。 例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート事前構造およびＷＦＭキャップを伴う基板の拡大差込断面図である。 例示的な実施形態による、電子デバイス構造を形成する、使い捨てスペーサを伴う基板の拡大差込断面図である。 例示的な実施形態による、電子デバイス構造を形成する、使い捨てスペーサを伴う基板の拡大差込断面図である。 例示的な実施形態による、電子デバイス構造を形成する、使い捨てスペーサを伴う基板の拡大差込断面図である。 例示的な実施形態による、電子デバイス構造を形成する、露出させたフィン・チャネル、およびゲート構造を伴う基板の拡大差込断面図である。 例示的な実施形態による、電子デバイス構造を形成する、ゲート構造および低誘電率誘電体材料を伴う基板の拡大差込断面図である。 例示的な実施形態による、電子デバイス構造を形成する、ゲート構造および低誘電率誘電体材料を伴う基板の拡大差込断面図である。 例示的な実施形態による、電子デバイス構造の、低誘電率誘電体スペーサ、および、露出させたフィン・チャネルを伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、層間誘電体を伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、層間誘電体およびハードマスクを伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、層間誘電体、および、部分的に除去されたハードマスクを伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、層間誘電体およびソースを伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、層間誘電体を伴い、ハードマスクが除去された基板の断面図である。 例示的な実施形態による、電子デバイス構造の、層間誘電体、および、部分的に除去されたハードマスクを伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、層間誘電体およびソースを伴う基板の断面図である。 例示的な実施形態による、電子デバイス構造の、層間誘電体を伴い、ハードマスクが除去された基板の断面図である。 例示的な実施形態による、電子デバイス構造の、ドレイン、および、複数のフィン・チャネルを伴う基板の断面上面図である。 例示的な実施形態による、電子デバイス構造の、ドレイン接点、ゲート接点、およびソース接点を伴う基板の断面上面図である。 例示的な実施形態による、電子デバイス構造の、ドレイン接点、ゲート接点、およびソース接点を伴うフィン・チャネル・アセンブリの断面側面図である。 例示的な実施形態による、電子デバイス構造の、複数個の層を示すフィン・チャネル・アセンブリの断面側面図である。 例解的な実施形態による、縦型ｆｉｎＦＥＴを形成する例示的な方法のブロック／フロー図である。 例解的な実施形態による、図４７の縦型ｆｉｎＦＥＴを形成する例示的な方法のブロック／フロー図の続きの図である。 例解的な実施形態による、図４８の縦型ｆｉｎＦＥＴを形成する例示的な方法のブロック／フロー図の続きの図である。 例解的な実施形態による、図４９の縦型ｆｉｎＦＥＴを形成する例示的な方法のブロック／フロー図の続きの図である。 例解的な実施形態による、図５０の縦型ｆｉｎＦＥＴを形成する例示的な方法のブロック／フロー図の続きの図である。 例解的な実施形態による、図５１の縦型ｆｉｎＦＥＴを形成する例示的な方法のブロック／フロー図の続きの図である。 例解的な実施形態による、図５２の縦型ｆｉｎＦＥＴを形成する例示的な方法のブロック／フロー図の続きの図である。
本開示の原理および実施形態は、半導体構造が上に形成される基板の表面の法線方向に導電性経路を形成するための、基板上に積層される導電性要素を伴う半導体デバイス構造に関係する。実施形態は一般的には、電気的接点形成および電流搬送特性に対する高められた幾何形状をもたらす縦型ｆｉｎＦＥＴ構造に関係する。実施形態ではｆｉｎＦＥＴ半導体デバイスは、基板表面の平面に直立して配置構成される、ドレイン、フィン・チャネル、およびソース・デバイス構成要素を有し、そのことは縦型積層と呼称される。縦型積層ｆｉｎＦＥＴは、比較可能な接点ゲート・ピッチを有する水平（すなわち、基板表面の平面と平行に配置構成される、ドレイン、フィン・チャネル、およびソース・デバイス構成要素を有する）ｆｉｎＦＥＴより、長いゲート長さ（すなわち、高さ）、および、大きな誘電体スペーサを有し得る。
１つまたは複数の実施形態では、ｆｉｎＦＥＴのソース、ドレイン、およびチャネルは、結晶性基板上にエピタキシャルに成長させられる。様々な実施形態では、ソースまたはドレインは、基板上に直接エピタキシャル形成され、フィン・チャネルは、ソースまたはドレイン上に直接エピタキシャル形成され、基板、ドレイン、フィン・チャネル、およびソースはすべて、同じ結晶構造および方位を有する。
本発明は、所与の例解的なアーキテクチャに関して説明されることになるが、他のアーキテクチャ、構造、基板材料、ならびに、プロセス特徴およびステップが、本発明の範囲内で変動させられ得るということが理解されることになる。
層、領域、または基板などの要素が、別の要素の「上に」または「上方に」あると言及されるとき、その要素は、その別の要素の直接上にあることがあり、または、介在要素がさらには存在することがあるということが、さらには理解されよう。対照的に、要素が、別の要素の「直接上に」または「直接上方に」あると言及されるとき、介在要素は存在しない。要素が、別の要素に「接続される」または「結合される」と言及されるとき、その要素は、その別の要素に直接接続もしくは結合されることがあり、または、介在要素が存在することがあるということが、さらには理解されよう。対照的に、要素が、別の要素に「直接接続される」または「直接結合される」と言及されるとき、介在要素は存在しない。
本実施形態は、集積回路チップに対する設計を含み、その設計は、グラフィカル・コンピュータ・プログラミング言語で創出され、コンピュータ・ストレージ媒体（ディスク、テープ、物理ハード・ドライブ、または、ストレージ・アクセス・ネットワーク内などの仮想ハード・ドライブなど）内に記憶され得る。設計者が、チップ、または、チップを製造するために使用されるフォトリソグラフィック・マスクを製造しないとき、設計者は、結果的に生じる設計を送り届けることを、物理手段により（例えば、設計を記憶するストレージ媒体のコピーを提供することにより）、または電子的に（例えば、インターネットを介して）、そのようなエンティティに、直接、または間接的に行い得る。記憶された設計は次いで、フォトリソグラフィック・マスクの製造のために、適切なフォーマット（例えば、ＧＤＳＩＩ）に変換され、それらのフォトリソグラフィック・マスクは典型的には、ウェハ上に形成されることになる、当のチップ設計の複数個のコピーを含む。フォトリソグラフィック・マスクは、エッチングされる、または他の形で処理されることになる、ウェハ（または、そのウェハ上の層、あるいはその両方）の区域を規定するために利用される。
本明細書で説明されるような方法は、集積回路チップの製造で使用され得る。結果的に生じる集積回路チップは、製造者により、未加工ウェハ形式で（すなわち、複数個のパッケージ化されていないチップを有する単一のウェハとして）、ベア・ダイとして、または、パッケージ化された形式で頒布され得る。最後の事例ではチップは、単一チップ・パッケージ（マザーボード、または他の、より高いレベルの支持部に付着させられるリードを伴う、プラスチック支持部など）で、または、マルチチップ・パッケージ（表面相互接続または埋め込み相互接続の、いずれかまたは両方を有するセラミック支持部など）で装着される。いずれの事例でも、チップは次いで、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品のいずれかの部分として、他のチップ、ディスクリート回路要素、または他の信号処理デバイス、あるいはその組み合わせとともに集積させられる。最終製品は、玩具および他の低価格帯応用例から、ディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを有する先進的なコンピュータ製品までの範囲にわたる、集積回路チップを含む任意の製品であり得る。
材料化合物は、列挙される要素、例えば、ＳｉＮ、ＧａＡｓ、またはＳｉＧｅに関して説明されることになるということが、さらには理解されるべきである。これらの化合物は、化合物の中の元素を異なる比率で含み、例えば、ＧａＡｓはＧａｘＡｓ１−ｘを含み、ただしｘは１以下であり、または、ＳｉＧｅはＳｉｘＧｅ１−ｘを含み、ただしｘは１以下であり、その他である。加えて、他の元素が、例えばＡｌＩｎＧａＡｓなどの化合物に含まれ、それでもなお、本原理によって機能することがある。追加的な元素を伴う化合物は、本明細書では合金と呼称されることになる。
本明細書で、本原理の「１つの実施形態」または「実施形態」、および、それらの他の変形に言及することは、実施形態との連関で説明される、個別の特徴、構造、特質等々が、本原理の少なくとも１つの実施形態に含まれるということを意味する。かくして、本明細書の全体を通して様々な場所に出現する、語句「１つの実施形態で」または「実施形態で」、および、任意の他の変形は、必ずしもすべてが、同じ実施形態に言及しているわけではない。
例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」、および「ＡおよびＢの少なくとも１つ」の事例での、以下の「／」、「〜または…あるいはその両方」、および「〜の少なくとも１つ」のいずれかの使用は、第１の列挙される選択肢（Ａ）のみの選択、または、第２の列挙される選択肢（Ｂ）のみの選択、または、両方の選択肢（ＡおよびＢ）の選択を包含することが意図されるということが察知されることになる。さらなる例として、「Ａ、Ｂ、またはＣ、あるいはその組み合わせ」、および「Ａ、Ｂ、およびＣの少なくとも１つ」の事例では、そのような言い回しは、第１の列挙される選択肢（Ａ）のみの選択、または、第２の列挙される選択肢（Ｂ）のみの選択、または、第３の列挙される選択肢（Ｃ）のみの選択、または、第１および第２の列挙される選択肢（ＡおよびＢ）のみの選択、または、第１および第３の列挙される選択肢（ＡおよびＣ）のみの選択、または、第２および第３の列挙される選択肢（ＢおよびＣ）のみの選択、または、３つのすべての選択肢（ＡおよびＢおよびＣ）の選択を包含することが意図される。このことは、当技術分野および関係付けられる技術分野の当業者により、容易に明らかなように、列挙される同じように多くの項目に対して拡張され得る。
１つまたは複数の実施形態では、縦型ｆｉｎＦＥＴを構築するためのフロント・エンド・プロセスは、ｆｉｎＦＥＴの構築ブロックを用意するためのいくつかのプロセス・モジュールを含み、別々のデバイス構成要素が、各々のプロセス・モジュールにより形成される。
様々な実施形態では、デバイス構成要素は、＜１０ｎｍの最も小さな、または最も細い寸法を有するが、他のノード・サイズが、さらには企図される。
ここで、類する数字が、同じまたは同様の要素を表す図面を、最初は図１を参照するものであり、その図１は、例示的な実施形態による、電子デバイス構造に対する、基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
様々な実施形態では、基板１００は半導体であり得る。基板は結晶性であり得る。基板は主として（すなわち、ドーピングを伴う）、単一の元素、例えばケイ素（Ｓｉ）もしくはゲルマニウム（Ｇｅ）のものであり得るものであり、または基板は、化合物、例えばＧａＡｓ、ＳｉＣ、もしくはＳｉＧｅであり得る。基板はさらには、複数個の材料層を有し、例えば、半導体オン・インシュレータ基板（ＳｅＯＩ）、シリコン・オン・インシュレータ基板（ＳＯＩ）、ゲルマニウム・オン・インシュレータ基板（ＧｅＯＩ）、またはシリコン・ゲルマニウム・オン・インシュレータ基板（ＳＧＯＩ）であり得る。基板はさらには、高誘電率（high-k）の酸化物または窒化物あるいはその両方を含む、基板を形成する他の層を有し得る。１つまたは複数の実施形態では、基板１００はシリコン・ウェハであり得る。実施形態では、基板は単結晶シリコン・ウェハである。
基板１００の露出した表面１１０は、基板１００の大部分または本体とは異なる材料であり得るものであり、あるいは、化合物材料の成分リッチ表面、例えば、ＳｉＧｅ基板のケイ素リッチもしくはゲルマニウム・リッチ層、ＧａＡｓ基板のガリウム・リッチ層、または、ＧａＮ層の窒素リッチ表面であり得るものであり、露出させた表面は、２つの変質する原子層の１つであり得る。様々な実施形態では、基板は、段階的濃度を有し得るものであり、例えば、基板の表面で露出させた材料は、主として、エピタキシャル成長に適した、あらかじめ決定された結晶方位を伴うケイ素であり、しかるに、大部分の材料は、他の化学元素、例えばゲルマニウムを含み得る。様々な実施形態では、表面１１０での単結晶材料の厚さは、約２００ｎｍの厚さより大きい、または、約３００ｎｍの厚さより大きい、または、約５００ｎｍの厚さより大きいものであり得る。例えばＳＯＩ基板は、絶縁層より上に、約３００ｎｍの厚さの単結晶シリコン表面層を有し得る。
様々な実施形態では、ドープされる材料は、十億分率から千分率、または、より具体的には、約１０１３ｃｍ−３から約１０１８ｃｍ−３の範囲内の不純物濃度を有する。対照的に、ＳｉｘＧｅ１−ｘの式は、ドーピング・レベルより少なくとも１桁大きな濃度を表すものであり、または、より具体的には、０．００５≦ｘ≦０．９９５である。
様々な実施形態では、基板は、様々なヘテロ構造を含み得る。
基板１００の露出した表面１１０は、例えば、洗浄、化学機械研磨（ＣＭＰ）、平坦化、アニーリング、エッチング／欠陥除去、または酸化物除去、あるいはその組み合わせにより、マスキング、エッチング、堆積、打ち込み、および熱的活性化を含むが、それらに限定されない、後続の処理ステップに対して用意され得る。
図２は、例示的な実施形態による、電子デバイス構造に対する、基板および表面層の図である。線図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
様々な実施形態では、層２００が、基板１００の露出した表面１１０上に形成され得る。層２００は、基板１００の材料、または、露出した表面１１０での材料とは異なる材料であり得る。層２００、および、基板１００の露出した表面１１０は、界面１２０を形成し得るものであり、層２００、および、露出した表面１１０は、接触の様態にある。層２００は、基板の表面１１０の少なくとも一部分の上方で、連続的および均一であり得る。
層２００は、ある厚さを有し得るものであり、厚さは、約２０Åから約５００Å、または、約３０Åから約３００Å、または、約５０Åから約２５０Åの範囲内であり得る。
様々な実施形態では、層２００は、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）、または、それらの様々な変更形態のうちのいずれか、例えば、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、金属有機化学気相堆積（ＭＯＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、電子ビーム物理気相堆積（ＥＢ−ＰＶＤ）、およびプラズマ強化原子層堆積（ＰＥ−ＡＬＤ）により堆積させられ得る。１つまたは複数の実施形態では、層２００は、ＰＥＣＶＤまたはＬＰＣＶＤにより堆積させられる。堆積はエピタキシャル・プロセスであり得るものであり、堆積させられる材料は結晶性であり得る。様々な実施形態では、層の形成は、１つまたは複数の堆積プロセスにより行ってもよく、例えば、コンフォーマル層が、第１のプロセス（例えば、ＡＬＤ、ＰＥ−ＡＬＤ、その他）により形成され得るものであり、充填材が、第２のプロセス（例えば、ＣＶＤ、電着、ＰＶＤ、その他）により形成され得る。
図３は、例示的な実施形態による、電子デバイス構造に対する、基板、および、パターニングされた表面層の図である。線図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
１つまたは複数の実施形態での、基板１００のエッチングに対するマスクを提供する絶縁体材料で作製され得るものであり、基板１００上の層２００の材料のアイランド２２０を形成するために、例えば、マスキング、および、ウェット・エッチングまたは反応性イオン・エッチング（ＲＩＥ）により除去され得る、層２００の一部分。すべてのマスキング、パターニング、およびリソグラフィ・プロセスが示されるわけではないが、これは、当業者は、本明細書で説明されるように、識別される層および開口部を形成するため、ならびに、識別される選択エッチング・プロセスを実行するために、どこでマスキングおよびパターニングが利用されるかを認識するからであるということが注目されるべきである。層２００は、アイランド２２０の間の領域を露出させたマスクを形成するための、窒化物、例えば窒化ケイ素（ＳｉＮ）または窒化チタン（ＴｉＮ）であり得る。１つまたは複数の実施形態では、層２００は、Ｓｉの選択エッチングに対して提供するためのＳｉ３Ｎ４層である。様々な実施形態では、層２００の一部分は、約１００ｎｍ２から約１００，０００ｎｍ２の範囲内、または、約１，０００ｎｍ２から約５０，０００ｎｍ２の範囲内、または、約５，０００ｎｍ２から約１０，０００ｎｍ２の範囲内のサイズを有するアイランド２２０を形成するために除去される。アイランド２２０の間の区域２３０は、約５００ｎｍ掛ける約５００ｎｍの範囲内、または、約２５０ｎｍ掛ける約２５０ｎｍの範囲内、または、約１００ｎｍ掛ける約１００ｎｍ、もしくは約６０ｎｍ掛ける約６０ｎｍの範囲内の寸法を有し得るものであり、区域は正方形または矩形であり得る。様々な実施形態では、アイランドの間の区域は、約３６００ｎｍ２から約２５０，０００ｎｍ２の範囲内の表面積を有し得るものであり、区域は矩形であり得る。
図４は、例示的な実施形態による、電子デバイス構造に対する、エッチングされた陥凹部を伴う基板、および、パターニングされた表面層の図である。線図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
１つまたは複数の実施形態では、基板１００の一部分は、陥凹させられた領域１５０を基板１００の中に形成するためにエッチングされ得るものであり、陥凹させられた領域１５０は、シャロウ・トレンチ・アイソレーション（ＳＴＩ）領域を形成するために利用され得る。
図５は、例示的な実施形態による、電子デバイス構造に対する、誘電体充填材を伴う、陥凹させられた領域を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
誘電体材料層３００が、基板１００の陥凹させられた領域１５０内を充填するために、基板１００およびアイランド２２０の上方に堆積させられ得る。様々な実施形態では、誘電体材料層３００は、酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、または窒化ケイ素（ＳｉＮ）であり得るものであり、誘電体材料層３００の化学組成は、アイランド２２０の化学組成とは異なる。アイランド２２０および誘電体材料層３００の材料の違いが、選択エッチング・レートまたはエッチ・ストップあるいはその両方をもたらし得る。様々な実施形態では、堆積させられる誘電体材料層３００の厚さは、陥凹させられた領域１５０およびアイランド２２０を被覆するのに十分であり、陥凹させられた領域より上の誘電体材料層３００の高さは、陥凹させられた領域１５０の最も低い表面１５５より上の、基板およびアイランド２２０の高さより大きい。誘電体材料層３００は、陥凹させられた領域１５０内にコンフォーマルに堆積させられ得る。
図６は、例示的な実施形態による、電子デバイス構造の、シャロウ・トレンチ・アイソレーション（ＳＴＩ）領域を伴う基板の図である。線図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
誘電体材料層３００は、平坦な表面３５０を形成するために、エッチ・バックされること、または化学機械研磨されること、あるいはその両方が行われ得る。誘電体材料層３００によって充填され、陥凹させられた領域１５０の最も低い表面１５５、平坦な表面３５０、ならびに、基板１００およびアイランド２２０の側壁１８０により境界設定される、陥凹させられた領域１５０が、シャロウ・トレンチ・アイソレーション領域３３０を形成する。様々な実施形態では、誘電体材料層３００は、堆積させられるＳｉＯ２層であり得る。アイランドの厚さは、アイランド２２０の表面が、最終的な厚さに戻るようにエッチングまたは研磨されることを可能とするために、最終的な厚さより大きくしてもよい。ＳＴＩ領域３３０は、アイランド２２０を分離し、アイランド２２０より下の基板区域の間の電気的絶縁をもたらす。
図７は、例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
１つまたは複数の実施形態では、アイランド２２０は、基板１００の、下にある一部分を露出させるために、エッチングにより除去され得るものであり、一方で他のアイランド２２０は、基板上に残存する。１つまたは複数のアイランドの選択エッチングは、ウェット・エッチングまたは反応性イオン・エッチングにより達成され得る。マスクが、１つまたは複数の別々のエッチング・ステップで、１つまたは複数のアイランドの選択除去を可能とするために、特定のアイランド２２０の上方に形成され得る。
図８は、例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
様々な実施形態では、先に除去されたアイランド２２０より下の基板１００は、基板の高さを減少させ、２つのシャロウ・トレンチ・アイソレーション領域３３０の間の第１の陥凹部１７０の深さを増大するためにエッチングされ得る。第１の陥凹部１７０の下部での露出した基板表面１９０（すなわち、第１の下部表面）は、エピタキシャル成長に適したものであり得る。露出した基板表面１９０は、洗浄され、ドレイン材料またはソース材料のエピタキシャル成長に対して用意され得る。実施形態は、基板上に形成されるドレイン領域によって説明されるが、このことは、単に説明的な目的でのものであり、限定と解釈されるべきではなく、基板上に形成されるソース領域も、発明的な範囲内として企図される。
様々な実施形態では、基板表面の最終的な陥凹部深さは、近接するＳＴＩ領域の深さ未満である。シャロウ・トレンチ・アイソレーション領域３３０は、約１０ｎｍから約３００ｎｍの範囲内、または、約２５ｎｍから約２５０ｎｍの範囲内、または、約５０ｎｍから約２００ｎｍの範囲内の深さを有し得る。
図９は、例示的な実施形態による、電子デバイス構造の、第１のドレイン領域を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
１つまたは複数の実施形態では、第１のドレイン４００が、シャロウ・トレンチ・アイソレーション領域３３０の間の、基板１００の表面１９０上に形成される。第１のドレイン４００は、ＣＶＤ、ＰＥ−ＣＶＤ、ＡＬＤ、ＰＥ−ＡＬＤ、または、それらの組み合わせにより、表面１９０上にエピタキシャル成長させられ得るものであり、基板の結晶方位を有し得る。
１つまたは複数の実施形態では、第１のドレイン４００は、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、またはシリコン・ゲルマニウム（ＳｉｘＧｅｙ）であり得る。様々な実施形態では、第１のドレイン４００は、ｎ−ＦＥＴまたはｐ−ＦＥＴを形成するために、ホウ素、リン、または炭素をドープされ得る。１つまたは複数の実施形態では、第１のドレイン４００は、ホウ素ドープ・シリコン・ゲルマニウム（ＳｉＧｅ−Ｂ）またはリン・ドープ炭化ケイ素（ＳｉＣ−Ｐ）であり得る。実施形態では、ｎ−ＦＥＴはＳｉＧｅを使用して形成され、ｐ−ＦＥＴはＳｉＣを使用して形成される。様々な実施形態では、ヒ素は、ドーパントとして使用されない。
様々な実施形態では、第１のドレイン４００は、約１０ｎｍから約２５０ｎｍ、または、約２０ｎｍから約１５０ｎｍ、または、約５０ｎｍから約１００ｎｍの範囲内の厚さを有し得る。基板１００と、第１のドレイン４００の下部表面との間の界面は、基板１００と、ＳＴＩ領域３３０の下部表面との間の界面より上であり得るものであり、ＳＴＩ領域３３０は、第１のドレイン４００に近接するＳＴＩ領域であり得る。様々な実施形態では、ドーパントが、第１のドレイン４００に、イン・サイチュで、ドレインのエピタキシャル成長の間に、または、エクス・サイチュで、イオン打ち込み技法により添加され得る。第１のドレイン表面の、＜５ｎｍの中のドーパント濃度は、ドレイン４００の露出させた表面上のチャネル・エピタキシャル成長を可能にするのに、本質的には支障のないもので（すなわち、近似的にゼロ濃度で）あり得る。
図１０は、例示的な実施形態による、電子デバイス構造に対する、ハードマスクを伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
ハードマスク５００が、第１のドレイン４００、シャロウ・トレンチ・アイソレーション領域３３０、およびアイランド２２０の上方に形成され得る。様々な実施形態では、ハードマスク５００は、酸化物、ホウ化物、炭化物、または窒化物であり得るものであり、ハードマスク５００は、ドレイン材料と共存可能である。様々な実施形態では、ハードマスクは窒化ケイ素である。
図１１は、例示的な実施形態による、電子デバイス構造に対する、部分的に除去されたハードマスクを伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
ハードマスク５００は、１つまたは複数のアイランド２２０から除去されることが、１つまたは複数のアイランド２２０を除去に向けて露出させるために行われ得るものであり、一方で、第１のドレイン４００を保護する。ハードマスク５００の一部分は、選択マスキングおよびエッチングすることにより除去され得る。
図１２は、例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
アイランド２２０が除去され得るものであり、アイランド材料は、下にある基板１００を露出させるために、ウェット・エッチングまたはドライ・エッチングされ得る。
図１３は、例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
様々な実施形態では、先に除去されたアイランド２２０より下の基板１００は、基板の高さを減少させ、２つのシャロウ・トレンチ・アイソレーション領域３３０の間の第２の陥凹部１７５の深さを増大するためにエッチングされ得る。エッチングの後、基板の高さは、基板１００と、隣接するＳＴＩ領域３３０との間の界面より上であり得る。第２の陥凹部１７５の下部での露出した基板表面１９５（すなわち、第２の下部表面）は、エピタキシャル成長に適したものであり得る。露出した基板表面１９５は、洗浄され、ドレイン材料またはソース材料のエピタキシャル成長に対して用意され得る。
図１４は、例示的な実施形態による、電子デバイス構造の、第２のドレイン領域を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
１つまたは複数の実施形態では、第２のドレイン６００が、シャロウ・トレンチ・アイソレーション領域３３０の間の、基板１００の第２の下部表面１９５上に形成される。第２のドレイン６００は、ＣＶＤ、ＰＥ−ＣＶＤ、ＡＬＤ、ＰＥ−ＡＬＤ、または、それらの組み合わせにより、表面１９５上にエピタキシャル成長させられ得るものであり、基板の結晶方位を有し得る。
１つまたは複数の実施形態では、第２のドレイン６００は、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、またはシリコン・ゲルマニウム（ＳｉｘＧｅｙ）であり得る。様々な実施形態では、第２のドレイン６００は、ｎ−ＦＥＴまたはｐ−ＦＥＴを形成するために、ホウ素、リン、または炭素をドープされ得る。１つまたは複数の実施形態では、第２のドレイン６００は、ホウ素ドープ・シリコン・ゲルマニウム（ＳｉＧｅ−Ｂ）またはリン・ドープ炭化ケイ素（ＳｉＣ−Ｐ）であり得る。様々な実施形態では、ヒ素は、ドレインに対するドーパントとして使用されない。
様々な実施形態では、第２のドレイン６００は、第１のドレイン４００とは異なる材料で作製されること、または、第１のドレイン４００とは異なる材料をドープされること、あるいはその両方が行われ得る。第２のドレイン６００はｎ型材料であり得るものであり、第１のドレイン４００はｐ型材料であり得るものであり、または、第２のドレイン６００はｐ型材料であり得るものであり、第１のドレイン４００はｎ型材料であり得る。
様々な実施形態では、第２のドレイン６００は、約１０ｎｍから約２５０ｎｍ、または、約２０ｎｍから約１５０ｎｍ、または、約５０ｎｍから約１００ｎｍの範囲内の厚さを有し得る。基板１００と、第２のドレイン６００の下部表面との間の界面は、基板１００と、ＳＴＩ領域３３０の下部表面との間の界面より上であり得るものであり、ＳＴＩ領域３３０は、第２のドレイン６００に近接するＳＴＩ領域であり得る。様々な実施形態では、ドーパントが、第２のドレイン６００に、イン・サイチュで、第２のドレインのエピタキシャル成長の間に、または、エクス・サイチュで、イオン打ち込み技法により添加され得る。第２のドレイン６００の表面の、＜５ｎｍの中のドーパント濃度は、ドレイン６００の露出させた表面上のエピタキシャル・チャネル成長を可能にするのに、本質的には支障のないもので（すなわち、近似的にゼロ濃度で）あり得る。第１のドレイン４００および第２のドレイン６００は、同じ高さ、または、異なる高さを有し得る。ＳＴＩ領域３３０は、第１のドレイン４００を第２のドレイン６００から分離し、ドレイン４００とドレイン６００との間の電気的絶縁をもたらし得る。
図１５は、例示的な実施形態による、電子デバイス構造からハードマスクが除去された基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
ハードマスク５００は、第２のドレイン６００およびシャロウ・トレンチ・アイソレーション領域３３０からエッチングにより除去され得る。第１のドレイン４００および第２のドレイン６００の露出した表面は、チャネル材料のエピタキシャル成長に対して、洗浄または熱的処理あるいはその両方により用意され得る。
図１６は、例示的な実施形態による、電子デバイス構造を形成する、チャネル材料を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
１つまたは複数の実施形態では、チャネル材料７００が、少なくとも第１のドレイン４００および第２のドレイン６００上に形成される。チャネル材料７００は、ＳＴＩ領域３３０の上部表面より上に延在するように、エピタキシャル成長させられ得るものであり、過剰なチャネル材料７００は、平滑で平らな表面７１０をもたらすために、エッチングまたは化学機械研磨され得るものであり、チャネル材料７００の表面７１０は、エピタキシャル成長に適したものであり得る。
１つまたは複数の実施形態では、チャネル材料７００は、真性Ｓｉ、ＳｉｘＧｅｙ、ＧａＡｓ、およびＩｎＧａＡｓであり得る。チャネル材料は、第１のドレイン４００または第２のドレイン６００あるいはその両方の露出した表面上に、エピタキシャル成長させられ得るものであり、チャネル材料／ドレイン界面が、ドレイン４００またはドレイン６００あるいはその両方と、チャネル材料との間に形成され得る。チャネル材料は、第１のドレイン４００および第２のドレイン６００上に同時に成長させられ得る。様々な実施形態では、界面７２０は、個別の電子的特性、例えば、改善されたキャリア移動度および輸送特質を、第１のドレイン４００または第２のドレイン６００あるいはその両方の、結晶構造および方位に基づいて有し得るものであり、例えば、堆積させられるＳｉｘＧｅｙは、チャネル材料／ドレイン界面７２０での結晶格子不整合に起因して歪まされ得る。
図１７は、例示的な実施形態による、電子デバイス構造の、フィン・チャネルを伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
チャネル材料は、トラフ７４０を複数のチャネル・フィン７５０の間に生み出すために、マスキングされること、またはエッチングされること、あるいはその両方が行われ得るものであり、チャネル・フィン７５０は、第１のドレイン４００または第２のドレイン６００の表面に近接する基端を伴い、第１のドレイン４００または第２のドレイン６００の表面から直立して延在する、柱状物であり得る。トラフ７４０は、フィン・チャネル７５０の間に、ＲＩＥにより形成され得る。チャネル・フィン７５０は、そのことにより、第１のドレインと、または第２のドレインと関連付けられ得る。
様々な実施形態では、チャネル材料７００の単一のセクションが、１から２５個のフィン・チャネル、または、１から１５個のフィン・チャネル、または、１から１０個のフィン・チャネル、２から１０個のフィン・チャネル、または、１から５個のフィン・チャネル、または、２から５個のフィン・チャネル、または、２〜３個のフィン・チャネルを生み出すためにエッチングされ得る。チャネル材料７００のセクションのサイズは、チャネル材料のセクションから形成されることになる、フィン・チャネルのあらかじめ決定された数に基づくものであり得るものであり、チャネル材料のセクションのサイズは、アイランド２２０のサイズに依存する、第１のドレイン４００または第２のドレイン６００のサイズにより決定される。様々な実施形態では、複数のフィン・チャネル７５０が、同じドレイン４００から、または、同じドレイン６００から延在し、そのことによって、第１のドレイン４００または第２のドレイン６００を通過する電流が、それらのドレイン上に形成される複数のフィン・チャネル７５０に分配される。
単一のフィン・チャネルが、第１のドレイン４００または第２のドレイン６００上に形成される実施形態では、トラフ７４０は、フィン・チャネル７５０の側部と、ＳＴＩ領域３３０の側壁との間に形成され得る。複数個のフィン・チャネル７５０が、第１のドレイン４００または第２のドレイン６００上に形成される実施形態では、トラフ７４０は、ＳＴＩ領域３３０の側壁に面するフィン・チャネル７５０の側部の間に形成され得る。
ｚ方向でのフィン・チャネル７５０の高さは、約３０ｎｍから約４００ｎｍの範囲内、または、約５０ｎｍから約３００ｎｍの範囲内、または、約７５ｎｍから約２００ｎｍの範囲内であり得る。様々な実施形態では、ｘ方向でのフィン・チャネル７５０の幅は、約５ｎｍから約３０ｎｍ、または、約１０ｎｍから約２０ｎｍの範囲内であり得る。様々な実施形態では、フィン・チャネル７５０のアスペクト比は、約３から約４０の範囲内、または、約５から約２０の範囲内、または、約７から約１０の範囲内であり得る。様々な実施形態では、フィン・チャネル７５０は、約１０ｎｍから約２０００ｎｍの範囲内、または、約２０ｎｍから約１０００ｎｍの範囲内、または、約２５ｎｍから約５００ｎｍの範囲内の、ｙ方向での長さを有し得るものであり、ｙ方向での長さは、ｘ方向での幅より大きい。非限定的な例では、フィン・チャネル７５０は、５ｎｍのｘ方向での幅、１００ｎｍのｙ方向での長さ、および、約２００ｎｍのｚ方向での高さを有し得る。
形成されることになるフィン・チャネル７５０の数およびサイズは、電子デバイス構造の意図される電流対処能力に基づくものであり得る。フィン・チャネルの数およびサイズは、アイランド２２０のサイズと相関させられるものであり、より多くの、または、より大きなフィン・チャネル７５０が、より大きな区域ドレイン上に形成され得る。
図１８は、例示的な実施形態による、電子デバイス構造を形成する、低誘電率誘電体材料を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
１つまたは複数の実施形態を基に、第１の低誘電率誘電体材料８００が、フィン・チャネル７５０を隔離する低誘電率スペーサを形成するために、チャネル・フィン７５０の上方、および、トラフ７４０内に形成される。第１の低誘電率誘電体材料８００は、シャロウ・トレンチ・アイソレーション領域３３０を埋め込み得る。様々な実施形態では、第１の低誘電率スペーサ材料は、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＮ、または、それらの組み合わせであり得る。
図１９は、例示的な実施形態による、電子デバイス構造を形成する、低誘電率誘電体材料を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
第１の低誘電率誘電体材料８００の一部分は、平らで均一な表面８１０をもたらすために、化学機械研磨により除去され得る。第１の低誘電率誘電体材料８００の高さは、平滑で平坦な表面を形成するために、化学機械研磨により、フィン・チャネル７５０の高さまで低減され得る。
図２０は、例示的な実施形態による、電子デバイス構造を形成する、低誘電率誘電体材料を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
第１の低誘電率誘電体材料８００は、第１の低誘電率誘電体スペーサ８２０より上で露出した、フィン・チャネル７５０の少なくとも一部分を残して、あらかじめ決定された深さまで除去され得る。様々な実施形態では、第１の低誘電率誘電体スペーサ８２０の上部表面は、シャロウ・トレンチ・アイソレーション領域３３０の上部表面と同一面である。第１の低誘電率誘電体スペーサ８２０は、フィン・チャネル７５０の各々の少なくとも一部分に近接し得る。
様々な実施形態では、仕事関数金属（ＷＦＭ）層９００が、フィン・チャネル７５０の露出した一部分、ＳＴＩ領域３３０、および、第１の低誘電率誘電体スペーサ８２０の上方に形成され、仕事関数金属層９００は、コンフォーマルに堆積させられ得る。ＷＦＭは、複数個の堆積させられた層を含み得る。様々な実施形態では、ＷＦＭ層９００は、ＡＬＤまたはＰＥ−ＡＬＤにより堆積させられ得る。
様々な実施形態では、ＷＦＭ層９００は、少なくとも１つの高誘電率酸化物層と、少なくとも１つのゲート金属層とからなり、高誘電率酸化物は、ＨｆＯ２、ＨｆＳｉＯ４、ＨｆＳｉＯＮ、Ｌａ２Ｏ３、Ｔａ２Ｏ５、ＺｒＯ２、またはＳｒＴｉＯ３、あるいはその組み合わせであり得るものであり、ゲート金属は、ＴｉＮ、ＨｆＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＨｆＣ、ＷＣ、ＴｉＡｌＮ、または、それらの組み合わせであり得るものであり、ＷＦＭ層９００は、複数個の材料層を有し得る。様々な実施形態では、ゲート金属は金属窒化物であり得るものであり、金属窒化物は、ＴｉＮ、ＨｆＮ、ＴａＮ、ＴｉＡｌＮ、または、それらの組み合わせであり得る。様々な実施形態では、ＷＦＭ層間誘電体（ＩＬＤ）は、ゲート金属に先行して形成される高誘電率酸化物である。１つまたは複数の実施形態では、高誘電率酸化物層は、フィン・チャネル７５０に近接し、フィン・チャネル７５０の縦の側部表面との界面を形成する。高誘電率酸化物層は、ゲート金属層の前に形成され得るものであり、高誘電率酸化物層は、フィン・チャネル７５０の少なくとも一部分の直接上にある。
図２１は、例示的な実施形態による、電子デバイス構造の、ＷＦＭ層を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
仕事関数金属層９００は、仕事関数金属キャップ９２０を、フィン・チャネル７５０の露出した上部および側部表面上に残すように、選択的に除去され得る。ＷＦＭ層９００は、高誘電率酸化物および金属窒化物材料の各々を、マスキングおよびエッチングすることにより除去され得る。様々な実施形態では、仕事関数金属キャップ９２０は、約１５ｎｍ未満の厚さを有し得るものであり、ＷＦＭキャップ９２０の厚さは、少なくとも１つの高誘電率酸化物層の厚さ、および、少なくとも１つの金属窒化物層の厚さの総和である。
図２２は、例示的な実施形態による、電子デバイス構造の、ＷＦＭキャップを伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
仕事関数金属キャップ９２０の、上部の一部分は、ＷＦＭキャップ９２０の側部を、フィン・チャネル７５０の各々の側部上に残して、フィン・チャネル７５０の上部を露にするために、エッチングまたは研磨により除去され得る。様々な実施形態では、ＷＦＭキャップ９２０は、約５ｎｍから約１５ｎｍの範囲内の厚さ、または、約７ｎｍから約１０ｎｍの範囲内の厚さ、または、約７ｎｍの厚さを有し得る。
図２３は、例示的な実施形態による、電子デバイス構造を形成する、ゲート材料を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
ゲート材料１０００が、フィン・チャネル７５０および仕事関数金属キャップ９２０の上部の上方に形成され得るものであり、ゲート材料１０００は、ＷＦＭキャップ９２０の間、および、ＷＦＭキャップ９２０とＳＴＩ領域３３０との間のトラフ７４０内を充填する。ＳＴＩ領域３３０および第１の低誘電率誘電体スペーサ８２０は、ゲート材料１０００の下に埋め込まれ得る。様々な実施形態では、ゲート材料１０００は金属であり、金属は、タングステン（Ｗ）、窒化タングステン（ＷＮ）、または、それらの組み合わせであり得る。１つまたは複数の実施形態では、ゲート材料１０００はタングステン（Ｗ）である。ゲート材料１０００は、ＣＶＤまたはＰＥ−ＣＶＤにより堆積させられ得る。
１つまたは複数の実施形態では、ゲート材料１０００およびＷＦＭキャップ９２０は、第１のドレイン４００または第２のドレイン６００あるいはその両方から、第１の低誘電率誘電体スペーサ８２０により分離され、そのことはさらには、ゲート材料１０００およびＷＦＭキャップ９２０の導電層からの、第１のドレイン４００または第２のドレイン６００あるいはその両方の隔離をもたらし得る。
図２４は、例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート材料を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
ゲート材料１０００の一部分は、平らで均一な表面をもたらすために、化学機械研磨により除去され得るものであり、ゲート材料１０００の上部表面は、フィン・チャネル７５０の上部表面と同一面であり得る。
図２５は、例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート材料を伴う基板の、図および拡大差込図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
ゲート材料１０００は、ゲート材料１０００より上で露出した、フィン・チャネル７５０の少なくとも一部分を残して、あらかじめ決定された深さまで除去され得る。ある高さのゲート材料が、ゲート事前構造１０２０を形成するために残される。様々な実施形態では、低誘電率誘電体スペーサ８２０の表面より上のゲート事前構造１０２０の高さは、約１５ｎｍから約３００ｎｍ、または、約１５ｎｍから約１００ｎｍ、または、約１５ｎｍから約５０ｎｍの範囲内であり得る。様々な実施形態では、ｚ方向でのゲート事前構造１０２０の高さは、フィン・チャネルの高さに関係付けられ、ゲート事前構造の高さは、ｚ方向でのフィン・チャネル７５０の高さ未満である。様々な実施形態では、ゲート事前構造１０２０の高さは、ＷＦＭキャップ９２０の高さ以下であり得るものであり、ＷＦＭキャップ９２０の高さが、引き続いて、ゲート事前構造１０２０の高さとほとんど等しくなるように低減され得る。
図２６は、例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート材料を伴う基板の拡大差込図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
ドレインおよびフィン・チャネル・アセンブリを例解する図２５の拡大差込図が、さらには図２６で示される。差込図は、同じ第１のドレイン４００から延在し、その同じ第１のドレイン４００に電気的に結合される３つのフィン・チャネル、ならびに、ゲート事前構造１０２０より大きな高さを伴うＷＦＭキャップ９２０を示す。ＷＦＭキャップは、ゲート事前構造１０２０をフィン・チャネル７５０から電気的に分離する。ＷＦＭキャップ９２０およびゲート事前構造１０２０は、第１のドレイン４００から、第１の低誘電率誘電体スペーサ８２０およびＳＴＩ領域３３０により絶縁される。ゲート事前構造１０２０のタングステンは、フィン・チャネル７５０から、ＷＦＭキャップ９２０の高誘電率誘電体層により隔離される。
図２７は、例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート事前構造およびＷＦＭキャップを伴う基板の拡大差込図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
様々な実施形態では、ゲート事前構造１０２０のレベルより上のＷＦＭキャップ９２０が、フィン・チャネル７５０の側壁を、ゲート事前構造１０２０の上部表面より上で露出させるために除去され得るものであり、ＷＦＭキャップ９２０は、エッチングにより除去され得る。ゲート事前構造１０２０より上に延在するＷＦＭキャップ９２０の一部分の除去の後、ＷＦＭキャップ９２０およびゲート事前構造１０２０は、ほとんど同じ高さを有し得る。様々な実施形態では、フィン・チャネル７５０は、ＷＦＭキャップ９２０およびゲート事前構造１０２０より上に約２５ｎｍから約１００ｎｍ、または、ＷＦＭキャップ９２０およびゲート事前構造１０２０より上に約３５ｎｍから約７５ｎｍの範囲内で延在する。
図２８は、例示的な実施形態による、電子デバイス構造を形成する、使い捨てスペーサを伴う基板の拡大差込図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
使い捨てスペーサ材料１１００が、フィン・チャネル７５０の露出した表面の上方に形成され得るものであり、使い捨てスペーサ材料は、薄いコンフォーマル酸化物または窒化物層（例えば、ＳｉＯ２、ＳｉＮ）であり得る。様々な実施形態では、使い捨てスペーサ材料１１００は、ＡＬＤまたはＰＥ−ＡＬＤプロセスにより形成され得る。フィン・チャネル７５０の少なくとも側壁上の、使い捨てスペーサ材料１１００の厚さは、ゲート１０３０の厚さを規定するために、ＷＦＭキャップ９２０の厚さを超えて延在するのに十分であり得るものであり、例えばＷＦＭキャップ９２０が、ｘおよびｙ方向で約７ｎｍの厚さを有するとき、使い捨てスペーサ材料１１００の厚さは、約９から約１２ｎｍの範囲内であり、そのため、ゲートの厚さは、約２ｎｍから約５ｎｍの範囲内であり得る。様々な実施形態では、使い捨てスペーサ・キャップ１１２０の厚さは、仕事関数金属キャップ９２０の厚さより大きく、そのため、ゲート事前構造１０２０の上方に水平に延在する張り出しが形成される。様々な実施形態では、堆積させられる使い捨てスペーサ材料１１００の厚さは、ＷＦＭキャップ９２０の厚さより２ｎｍから３ｎｍの範囲内で大きくてもよい。
図２９は、例示的な実施形態による、電子デバイス構造を形成する、使い捨てスペーサを伴う基板の拡大差込図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
ゲート事前構造１０２０の表面上の使い捨てスペーサ材料１１００は、ゲート事前構造１０２０の少なくとも一部分を、フィン・チャネル７５０の間で露出させ、一方で、使い捨てスペーサ材料を、フィン・チャネル７５０の側壁上に残すように除去され得る。使い捨てスペーサ材料１１００は、使い捨てスペーサ・キャップ１１２０を、縦型のフィン・チャネル７５０の露出した表面の上方に形成するために、縦型のフィン・チャネル７５０の間の水平表面から除去される。使い捨てスペーサ・キャップ１１２０は、ゲート１０３０を形成するための、ゲート事前構造１０２０の少なくとも一部分の、後続のエッチングに対するマスクであり得る。
図３０は、例示的な実施形態による、電子デバイス構造を形成する、使い捨てスペーサを伴う基板の拡大差込図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
１つまたは複数の実施形態では、使い捨てスペーサ・キャップ１１２０の間で露出させたゲート事前構造１０２０の一部分が、ゲート１０３０を形成するために、例えばＲＩＥにより除去され得るものであり、ゲート１０３０は、約２ｎｍから約５ｎｍの範囲内、または、約２ｎｍから約３ｎｍの範囲内の厚さを有し得る。ゲート１０３０は、仕事関数金属キャップ９２０に近接して形成され得るものであり、ゲート１０３０は、ＷＦＭキャップ９２０のゲート金属層との界面を形成し得るものであり、ゲート金属層は金属窒化物層であり得る。ゲート事前構造１０２０の露出した一部分は、第１の低誘電率誘電体スペーサ８２０の表面に至るまで除去され得るものであり、第１の低誘電率誘電体スペーサ８２０の材料は、エッチ・ストップとして働き得る。様々な実施形態では、ゲート１０３０は、約２０ｎｍから約３００ｎｍ、または、約５０ｎｍから約２００ｎｍ、または、約７５ｎｍから約１００ｎｍの、ｚ方向での高さを有し得るものであり、ゲート１０３０の高さは、ＷＦＭキャップ９２０およびフィン・チャネル７５０の高さ未満である。
図３１は、例示的な実施形態による、電子デバイス構造を形成する、露出させたフィン・チャネル、およびゲート構造を伴う基板の拡大差込図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
様々な実施形態では、使い捨てスペーサ・キャップ１１２０は、フィン・チャネル７５０の先端の一部分を露出させるために除去され得るものであり、使い捨てスペーサ・キャップ１１２０は、エッチングにより除去され得る。ゲート１０３０およびＷＦＭキャップ９２０は、フィン・チャネル７５０を通る電流の制御のために、フィン・チャネル７５０とともにゲート構造を形成する。ゲート構造は、４つの側部上のものであり、フィン・チャネル７５０を包囲し得る。様々な実施形態では、ゲート構造は、約２０ｎｍから約３００ｎｍ、または、約５０ｎｍから約２００ｎｍ、または、約７５ｎｍから約１００ｎｍの範囲内の高さを有し得る。
図３２は、例示的な実施形態による、電子デバイス構造を形成する、ゲート構造および低誘電率誘電体材料を伴う基板の拡大差込図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
様々な実施形態では、第２の低誘電率誘電体材料１２００が、フィン・チャネル７５０の露出した先端の一部分の上方、および、ゲート１０３０の間の空間内に形成され得る。様々な実施形態では、第２の低誘電率誘電体材料１２００は、第１のドレイン４００および第２のドレイン６００に近接して形成される第１の低誘電率誘電体材料８００と同じであり得る。第２の低誘電率誘電体材料１２００は酸化物であり得る。様々な実施形態では、第２の低誘電率誘電体材料１２００は、コンフォーマルに堆積させられ得る。
図３３は、例示的な実施形態による、電子デバイス構造を形成する、ゲート構造および低誘電率誘電体材料を伴う基板の拡大差込図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
第２の低誘電率誘電体材料１２００は、第２の低誘電率誘電体スペーサ１２２０をフィン・チャネル７５０の間に形成するために、フィン・チャネル７５０の上部のレベルまで、エッチングまたは化学機械研磨により除去され得る。第２の低誘電率誘電体スペーサ１２２０は、フィン・チャネルを、互いから、および、他の隣接する構成要素から隔離し得る。様々な実施形態では、第２の低誘電率誘電体スペーサ１２２０は、第１の低誘電率誘電体スペーサ８２０と同じ材料で作製され得るものであり、第１の低誘電率誘電体スペーサ８２０および第２の低誘電率誘電体スペーサ１２２０は、本質的には同じ電気的特性を有し得る。
図３４は、例示的な実施形態による、電子デバイス構造の、低誘電率誘電体スペーサ、および、露出させたフィン・チャネルを伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
第２の低誘電率誘電体スペーサ１２２０の高さは、フィン・チャネル７５０の先端の一部分を露出させるために低減され得る。第２の低誘電率誘電体スペーサ１２２０の高さは、エッチングにより低減され得る。
図３５は、例示的な実施形態による、電子デバイス構造の、層間誘電体を伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
層間誘電体（ＩＬＤ）材料層１３００が、フィン・チャネル７５０の間の電気的絶縁をもたらすために、フィン・チャネル７５０の先端の上方に形成され得る。様々な実施形態では、層間誘電体はＳｉＯ２である。様々な実施形態では、層間誘電体はＳｉ３Ｎ４ではない。ＳｉＯ２は、第２の低誘電率誘電体スペーサ１２２０、および、フィン・チャネル７５０の先端の露出した一部分の上方に堆積させられ得るものであり、ＩＬＤ材料層１３００は、コンフォーマルに堆積させられ得る。層間誘電体（ＩＬＤ）材料層１３００の一部分は、平らで均一な表面をもたらすために、化学機械研磨により除去され得るものであり、層間誘電体（ＩＬＤ）材料層１３００の上部表面は、フィン・チャネル７５０の上部と同一面であり得る。様々な実施形態では、ＩＬＤ材料は、第２の低誘電率誘電体スペーサ１２２０の材料とは異なる。
図３６は、例示的な実施形態による、電子デバイス構造の、層間誘電体およびハードマスクを伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
ハードマスク１４００が、層間誘電体材料層１３００の上方に形成され得る。ハードマスクは、窒化チタン（ＴｉＮ）、ＳｉＯ２、Ａｌ２Ｏ３、窒化ケイ素（ＳｉＮ）、または、それらの組み合わせであり得る。様々な実施形態では、ハードマスク１４００はＳｉＮである。
図３７は、例示的な実施形態による、電子デバイス構造の、層間誘電体、および、部分的に除去されたハードマスクを伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
ハードマスク１４００の一部分は、フィン・チャネル７５０および層間誘電体材料層１３００の上部を露出させるために除去され得るものであり、ハードマスクは、マスキングまたはエッチングあるいはその両方により除去され得る。フィン・チャネル７５０の露出した上部は、フィン・チャネルの高さを低減するためにエッチングされ得る。様々な実施形態では、フィン・チャネル７５０の上部表面は、層間誘電体材料層１３００と、第２の低誘電率誘電体スペーサ１２２０との間の界面と、ほぼ同一面であり得る。
図３８は、例示的な実施形態による、電子デバイス構造の、層間誘電体およびソースを伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
様々な実施形態では、フィン・チャネル７５０の一部分は、開口部１３１０を層間誘電体材料層１３００内に形成するために除去され得るものであり、残存する層間誘電体材料層１３００は、層間誘電体スペーサ１３２０を、開口部１３１０の間に形成する。層間誘電体材料層１３００の一部分は、当技術分野で知られているように、ＩＬＤ材料層をマスキングおよびエッチングすることにより、開口部１３１０を形成するために除去され得る。
ソース材料が、第１のソース１５２０を形成するために、開口部１３１０内に形成され得る。様々な実施形態では、第１のソース１５２０は、フィン・チャネル７５０の上部表面上にエピタキシャル成長させられ得るものであり、第１のソース１５２０は、下にあるフィン・チャネル７５０と同じ結晶構造および方位を有し得る。第１のソースは、Ｓｉ、ＳｉＧｅ、ＳｉＣ、またはＳｉＰであり得るものであり、第１のソースは、ホウ素、リン、または炭素をドープされ得る。様々な実施形態では、ドーパントはヒ素ではない。ソース材料の成長は、単一の層として、または、変動するドーパント・レベルを有する複数個の堆積させられる層として行われ得る。様々な実施形態では、第１のソース１５２０は、第１のドレイン４００と同じドーピングを有する。第１のドレイン４００と関連付けられるフィン・チャネル７５０の各々上のソース１５２０は、あらかじめ決定された電気的特性（例えば、キャリア移動度）をもたらすために、第１の下部表面１９０と同じ結晶方位を有する。
図３９は、例示的な実施形態による、電子デバイス構造の、層間誘電体を伴い、ハードマスクが除去された基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
残存するハードマスク１４００は、ＩＬＤ材料層１３００の表面から、例えば、選択エッチングにより除去され得る。
図４０は、例示的な実施形態による、電子デバイス構造の、層間誘電体、および、部分的に除去されたハードマスクを伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
１つまたは複数の実施形態では、新しいハードマスク１４１０が、第１のソース１５２０、および、ＩＬＤ材料層１３００のセクションの上方に形成され得るものであり、ハードマスク１４１０の一部分が、フィン・チャネル７５０および層間誘電体材料層１３００の、先に露出させなかった上部表面を露出させるために除去され得る。
フィン・チャネル７５０の一部分は、開口部１３１５を層間誘電体材料層１３００内に形成するために除去され得るものであり、残存する層間誘電体材料層１３００は、層間誘電体スペーサ１３２０を、開口部１３１５の間に形成する。フィン・チャネル７５０の露出した上部は、フィン・チャネルの高さを低減するためにエッチングされ得る。様々な実施形態では、フィン・チャネル７５０の上部表面は、層間誘電体材料層１３００と、第２の低誘電率誘電体スペーサ１２２０との間の界面と、ほぼ同一面であり得る。
図４１は、例示的な実施形態による、電子デバイス構造の、層間誘電体およびソースを伴う基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
ソース材料が、第２のソース１５４０を形成するために、開口部１３１５内に形成され得る。様々な実施形態では、第２のソース１５４０は、フィン・チャネル７５０の上部表面上にエピタキシャル成長させられ得るものであり、第２のソース１５４０は、下にあるフィン・チャネル７５０と同じ結晶構造および方位を有し得る。第２のソースは、Ｓｉ、ＳｉＧｅ、ＳｉＣ、またはＳｉＰであり得るものであり、第２のソースは、ホウ素、リン、または炭素をドープされ得る。様々な実施形態では、ドーパントはヒ素ではない。ソース材料の成長は、単一の層として、または、変動するドーパント・レベルを有する複数個の堆積させられる層として行われ得る。１つまたは複数の実施形態では、第２のソース１５４０の材料は、第１のソース１５２０の材料とは異なる。様々な実施形態では、第２のソース１５４０は、第２のドレイン６００と同じドーピングを有する。第２のドレイン６００と関連付けられるフィン・チャネル７５０の各々上のソース１５４０は、あらかじめ決定された電気的特性（例えば、キャリア移動度）をもたらすために、第２の下部表面１９５と同じ結晶方位を有する。
図４２は、例示的な実施形態による、電子デバイス構造の、層間誘電体を伴い、ハードマスクが除去された基板の図である。図は、デバイス構造のｘおよびｚ方向を例解する断面図を示す。
様々な実施形態では、ハードマスク１４１０の残存する一部分が除去され得る。ソース１５２０、ソース１５４０、および層間誘電体スペーサ１３２０の露出した表面は、化学機械研磨され得る。表面は、当技術分野で知られているように洗浄され得る。
１つまたは複数の実施形態では、ＦＥＴの相補対が、第１のドレイン４００、フィン・チャネル７５０、および第１のソース１５２０、ならびに、第２のドレイン６００、フィン・チャネル７５０、および第２のソース１５４０から形成される。様々な実施形態では、第１のドレイン４００および第１のソース１５２０は、真性のフィン・チャネル７５０を有するｎ−ｆｉｎＦＥＴを形成し、第２のドレイン６００および第２のソース１５４０は、真性のフィン・チャネル７５０を有するｐ−ｆｉｎＦＥＴを形成する。ＦＥＴの、各々の相補対に対するゲート１０３０が、電気的に結合され得る。対応するｆｉｎＦＥＴは、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを形成するために結合され得る。
図４３は、例示的な実施形態による、電子デバイス構造の、ドレイン、および、複数のフィン・チャネルを伴う基板の上面図であり、その上面図は、デバイス構造のｘおよびｙ方向を例解する断面図を示す。
１つまたは複数の実施形態では、複数の縦型のフィン・チャネル７５０が、基板１００上に堆積させられた第１のドレイン４００上にエピタキシャル成長させられる。開口部が、第１のドレイン４００との第１のドレイン接点１６００を形成するために、介在層内に形成され、導電性材料によって充填され得るものであり、第１のドレイン接点は、フィン・チャネル７５０から横方向にずらされ得る。
図４４は、例示的な実施形態による、電子デバイス構造の、ドレイン接点、ゲート接点、およびソース接点を伴う基板の上面図であり、その上面図は、デバイス構造のｘおよびｙ方向を例解する断面図を示す。
１つまたは複数の実施形態では、ＷＦＭキャップ９２０およびゲート１０３０は、複数の縦型のフィン・チャネル７５０の周囲に形成され、ＷＦＭキャップ９２０およびゲート１０３０は、カラー（collar）をフィン・チャネル７５０の周囲に形成し、そのカラーは、フィン・チャネル７５０の高さの少なくとも一部分を被覆する。開口部が、第１のソース接点１６５０より下の第１のソース１５２０との第１のソース接点１６５０を形成するために、介在層内に形成され、導電性材料によって充填され得る。開口部が、第１のゲート接点１６７０を形成するために、介在層内に形成され、導電性材料によって充填され得るものであり、第１のゲート接点１６７０は、ゲート１０３０の側壁と電気的に接触し得る。第１のゲート接点１６７０は、ＣＭＯＳを形成するために、第２のゲート接点と結合され得る。
図４５は、例示的な実施形態による、電子デバイス構造の、ドレイン接点、ゲート接点、およびソース接点を伴うフィン・チャネル・アセンブリの側面図であり、その側面図は、デバイス構造のｙおよびｚ方向を例解する断面図を示す。ドレイン、フィン・チャネル、およびソースの縦型配置構成は、電流が、基板に直立する方向に、ｆｉｎＦｅｔデバイスを通って流れることを可能とする。電流は、縦に、ソース１５２０または１５４０の各々を通って、それぞれ、ドレイン４００またはドレイン６００と関連付けられるフィン・チャネル、および、ドレイン４００またはドレイン６００へと流れ得る。
１つまたは複数の実施形態では、第１のドレイン接点１６００、第１のゲート接点１６７０、および第１のソース接点１６５０は、縦に、それぞれのドレイン、ソース、およびゲート層から、配線レベルまで延在し得る。接点は、配線レベルへの電気的導線を形成するために、コンフォーマルに堆積させられる金属によって充填されるビアを含み得る。
図４６は、例示的な実施形態による、電子デバイス構造の、複数個の層を示すフィン・チャネル・アセンブリの側面図であり、その側面図は、デバイス構造のｙおよびｚ方向を例解する断面図を示す。
１つまたは複数の実施形態では、第１のドレイン接点１６００、第１のゲート接点１６７０、および第１のソース接点１６５０は、縦に、第１の低誘電率誘電体スペーサ８２０、第２の低誘電率誘電体スペーサ１２２０、または層間誘電体スペーサ１３２０、あるいはその組み合わせを通って、配線レベルまで延在し得るものであり、充填されたビアは、コンフォーマルに堆積させられる金属によって充填され得る導電性トレンチ１６９０と交差し得る。導電性トレンチ１６９０は、他のデバイスおよび構成要素との電気的接続を形成して、集積回路、例えばＡＳＩＣまたは中央処理ユニット（ＣＰＵ）を形成し得る。
図４７は、例解的な実施形態による、縦型ｆｉｎＦＥＴを形成する例示的な方法のブロック／フロー図である。
方法１７００のブロック１７１０で、基板表面が、後続の堆積および形成ステップに対して用意され、基板は、自然酸化物層の除去、有機およびイオン性汚染物質を除去するための洗浄、ならびに、エピタキシャル成長に適した結晶性表面をもたらすための熱処理により用意され得る。
ブロック１７２０で、用意された基板表面の少なくとも一部分の上方に窒化物層が形成され得るものであり、窒化物層はＳｉ３Ｎ４であり得る。窒化物層は、後続のエッチングおよび形成プロセスに対するマスクとして機能し得る。
ブロック１７３０で、マスキングおよびエッチングにより窒化物層の一部分が除去され、下にある基板の一部分を露にし、一方で、基板表面の他の一部分の上方に窒化物アイランドを残し得る。
ブロック１７４０で、下にある基板の露にされた一部分がエッチングされて、基板の中にトレンチを形成し得る。
ブロック１７５０で、トレンチ内に誘電体材料が堆積させられ得る。誘電体材料は、シャロウ・トレンチ・アイソレーション領域を基板上に形成し得るものであり、それらの領域が、窒化物アイランドにより被覆された、隆起した基板の一部分を分離する。堆積させられる誘電体材料は、トレンチを充填し、窒化物アイランドを被覆し得る。様々な実施形態では、トレンチ内に堆積させられる誘電体材料はＳｉＯ２であり、ＳｉＯ２は、熱的に成長させられない。
ブロック１７６０で、誘電体材料は、窒化物アイランドの表面より上に延在する誘電体材料の一部分を除去するために化学機械研磨され得る。化学機械研磨は、後続のエッチングおよび堆積プロセスに対する初期高さを規定し得る、均一で平坦な表面をもたらし得る。
ブロック１７７０で、化学機械研磨により露出させた窒化物アイランドの１つまたは複数は除去され、下にある基板を露出させ得る。露出した窒化物アイランドは、選択エッチング・プロセス、例えば、Ｓｉ３Ｎ４に対する、ＲＩＥまたはリン酸溶液あるいはその両方により除去され得る。
図４８は、例解的な実施形態による、図４７の縦型ｆｉｎＦＥＴを形成する例示的な方法のブロック／フロー図の続きである。
ブロック１７８０で、下にある基板の高さは、先に除去された窒化物アイランドの下にある基板材料の一部分を除くようにエッチングすることにより低減され得る。陥凹させられた領域が、あらかじめ決定された量の基板材料をエッチングすることにより形成され得るものであり、陥凹させられた領域は、露出した下部表面を有する。陥凹させられた領域の露出した下部表面は、エッチングが完了した後、隣接するＳＴＩ領域の下部表面より上であり得るものであり、そのため、ＳＴＩ領域は、基板の陥凹させられた領域を分離する。
ブロック１７９０で、陥凹させられた領域内に第１の材料が堆積させられ、ｆｉｎＦＥＴ構造に対する第１のドレインを形成し得る。第１のドレインは、基板内の陥凹させられた領域の露出した下部表面からエピタキシャル成長させられ得るものであり、そのため、ドレインは、基板の表面と同じ結晶構造および方位を有する。様々な実施形態では、基板の組成は、エピタキシ界面での、結晶歪み、または、欠陥および転位、あるいはその両方を考慮に入れるように、基板および下部表面の格子パラメータを変化させるために、あらかじめ決定され得る、または調整され得る。基板の結晶方位および格子定数が、デバイス構成要素の界面での、エピタキシャル成長特性および電気的特性（すなわち、制御される格子不整合、歪み、最小限の転位）をもたらすために、あらかじめ決定され得る。様々な実施形態では、ドレインは、ｎドープ・ドレインまたはｐドープ・ドレインであり得る。
様々な実施形態は、陥凹させられた領域内に初期に形成されるドレインを有すると説明され得るが、このことは、単に説明的な目的でのものであり、１つまたは複数の実施形態では、ソースおよびドレインは交換されることがあり、そのことによって、ソース材料が、陥凹部領域内に形成される。
ブロック１８００で、ＳＴＩ領域、ドレイン、および窒化物アイランドの上方にハード酸化物マスクが形成され得る。
ブロック１８１０で、１つまたは複数の窒化物アイランドから、エッチングによりハード酸化物マスクが除去され得る。
ブロック１８２０で、露出させた窒化物アイランドが除去され、下にある基板を露出させ得る。
ブロック１８３０で、下にある基板の高さは、先に除去された窒化物アイランドの下にある基板材料の一部分を除くようにエッチングすることにより低減され得る。陥凹させられた領域が、あらかじめ決定された量の基板材料をエッチングすることにより形成され得るものであり、陥凹させられた領域は、露出した下部表面を有する。陥凹させられた領域の露出した下部表面は、エッチングが完了した後、隣接するＳＴＩ領域の下部表面より上であり得るものであり、そのため、ＳＴＩ領域は、基板の陥凹させられた領域を分離する。
ブロック１８４０で、陥凹させられた領域内に第２の材料が堆積させられ、ｆｉｎＦＥＴ構造に対する第２のドレインを形成し得る。基板内の陥凹させられた領域の露出した下部表面から第２のドレインがエピタキシャル成長させられ得るものであり、そのため、ドレインは、基板の表面と同じ結晶構造および方位を有する。様々な実施形態では、基板の組成は、エピタキシ界面での、結晶歪み、または、欠陥および転位、あるいはその両方を考慮するように、基板および下部表面の格子パラメータを変化させるために、あらかじめ決定され得る、または調整され得る。様々な実施形態では、ドレインは、ｎドープ・ドレインまたはｐドープ・ドレインであり得る。第２の材料は、第１の材料と同じであり得る、または、第１の材料とは異なり得る。
図４９は、例解的な実施形態による、図４８の縦型ｆｉｎＦＥＴを形成する例示的な方法のブロック／フロー図の続きである。
ブロック１８５０で、先に形成されたドレインおよびＳＴＩ領域の上方のハード酸化物マスクが除去され、下にある構成部分を露にし得る。ハード酸化物マスクの除去の後、ドレインの上部表面のすべてを、後続のプロセスに向けて露出させる。
ブロック１８６０で、露出したドレイン表面上にチャネル材料が形成される。チャネル材料は、露出したドレイン表面からエピタキシャル成長させられ得るものであり、そのため、チャネル材料は、ドレインの表面と同じ結晶構造および方位を有する。様々な実施形態では、チャネル材料は真性シリコン（Ｓｉ）であり、しかるに、ドレインは外因性材料である。チャネル材料は、隣接するＳＴＩ領域の誘電体材料の高さより大きな高さまでエピタキシャル成長させられ得る。
ブロック１８７０で、チャネル材料の一部分が除去され、トラフにより分離されたチャネル材料の柱状物を形成し得るものであり、トラフは、ドレインの表面まで延在し、ドレインの表面からチャネル材料が成長させられる。トラフによるチャネル材料の柱状物の分離は、下にあるドレインから延在する１つまたは複数のフィン・チャネルを形成する。様々な実施形態では、各々のドレイン上に、最終的なｆｉｎＦＥＴの、あらかじめ決定された電流搬送能力に基づいて１から２５個のフィン・チャネルが形成され得る。
ブロック１８８０で、フィン・チャネルの上方、およびトラフ内に低誘電率スペーサ材料が形成され得る。低誘電率スペーサ材料は、トラフが本質的に完全に充填されることを確実にするために、フィン・チャネルの上方、およびトラフ内に、コンフォーマルに堆積させられ得るが、例えば、意図されないボイド、および、被覆されない表面が、偶発的に発生することがある。低誘電率スペーサ材料は、ＡＬＤ、ＰＥ−ＡＬＤ、ＣＶＤ、ＰＥ−ＣＶＤ、または、それらの組み合わせにより堆積させられ得る。様々な実施形態では、低誘電率スペーサ材料は、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＮ、または、それらの組み合わせであり得る。
ブロック１８９０で、堆積させられる低誘電率スペーサ材料は化学機械研磨され、フィン・チャネルの上部表面より上に延在する低誘電率スペーサ材料の一部分を除去し得る。化学機械研磨は、後続のエッチングおよび堆積プロセスに対する均一な初期高さを規定し得る、均一で平坦な表面をもたらし得る。
ブロック１９００で、あらかじめ決定された深さまで低誘電率スペーサ材料の厚さを除去することにより、トラフ内の、フィン・チャネルに近接する、低誘電率スペーサ材料の高さが低減され得る。あらかじめ決定された深さは、ＳＴＩ領域を形成するＳｉＯ２の上部表面と、ほぼ同一平面であり得るものであり、そのため、均一な表面高さが、後続の堆積およびエッチングに対して利用可能である。
ブロック１９１０で、低誘電率スペーサ材料の除去の後に露出したフィン・チャネルの上部および側部表面の上方に多層仕事関数金属層が形成される。少なくとも１つの高誘電率誘電体材料層が、最初に、フィン・チャネルを電気的に絶縁するために、フィン・チャネルの上部および側部表面の直接上に形成され得るものであり、高誘電率誘電体材料は、高誘電率酸化物材料であり得る。異なる化学組成および特性を有する追加的な高誘電率誘電体材料層が、さらには堆積させられ得るものであり、例えば、ＨｆＯ２の層、および、ＨｆＳｉＯ４の層が、界面特性を制御するために堆積させられ得る。少なくとも１つの金属窒化物層が、ゲート材料に対する接触界面を形成するため、および、界面の仕事関数を制御するために、高誘電率誘電体材料層の上方に形成される。ＷＦＭ層材料およびゲート材料は、ｆｉｎＦＥＴデバイスの意図される電気的特性、例えば、容量性結合および電流−電圧特質を実現するために、あらかじめ決定され得る。
図５０は、例解的な実施形態による、図４９の縦型ｆｉｎＦＥＴを形成する例示的な方法のブロック／フロー図の続きである。
ブロック１９２０で、フィン・チャネルの上部表面上のＷＦＭ層の一部分が除去され、フィン・チャネルの上部表面を露出させ得る。
ブロック１９３０で、ゲート材料が、フィン・チャネルおよびＷＦＭ層の上方に形成され、フィン・チャネルの側部を被覆するＷＦＭ層の間のトラフ内を充填し得る。ゲート材料は、トラフが本質的に完全に充填されることを確実にするために、コンフォーマルに堆積させられ得るものであり、均一な界面が、ＷＦＭ層とゲート材料との間で実現される。様々な実施形態では、ゲート材料はタングステンである。
ブロック１９４０で、ゲート材料は化学機械研磨され、フィン・チャネルの上部表面より上に延在するゲート材料の一部分を除去し得る。化学機械研磨は、後続のエッチングおよび堆積プロセスに対する均一な初期高さを規定し得る、均一で平坦な表面をもたらし得る。ＷＦＭ層およびゲート材料は、低誘電率スペーサ材料から、フィン・チャネルの上部表面まで延在し得る。
ブロック１９５０で、ゲート材料の一部分を除去することによりゲート材料の高さが低減され、ゲート事前構造を形成し得る。残存するゲート材料により被覆されるフィン・チャネルの高さは、ゲートの高さを決定する。
ブロック１９６０で、フィン・チャネルの側部上のＷＦＭ層が除去され、フィン・チャネルの一部分を露出させ得る。ＷＦＭ層の、金属窒化物層および高誘電率誘電体材料層が、１つまたは複数のエッチング・プロセスにより除去され得る。ＷＦＭ層およびゲート事前構造は、同じ高さを有し得る。
ブロック１９７０で、フィン・チャネルの露出した上部および側部表面、ならびに、ＷＦＭ層およびゲート事前構造の露出した表面の上方に使い捨てスペーサ材料が形成される。使い捨てスペーサ材料の厚さは、例えば、引き続いて形成されるゲートの幅を規定するために、ＡＬＤ堆積による１つの原子層の中で、精密に制御され得るものであり、使い捨てスペーサ材料は、フィン・チャネルの露出した上部および側部表面上に、コンフォーマルに堆積させられる。
ブロック１９８０で、ゲート事前構造のゲート材料のみを被覆する使い捨てスペーサ材料の水平方向の一部分が除去され、一方で、フィン・チャネルの上部および側部表面を被覆する使い捨てスペーサ材料は、使い捨てスペーサ・キャップを創出するために残存する。マスキングまたはＲＩＥあるいはその両方が、ゲート事前構造の上部表面上の使い捨てスペーサ材料を選択エッチングするために使用され得る。エッチングの後、使い捨てスペーサ・キャップの間のゲート材料を、後続の除去に向けて露出させる。
図５１は、例解的な実施形態による、図５０の縦型ｆｉｎＦＥＴを形成する例示的な方法のブロック／フロー図の続きである。
ブロック１９９０で、ゲート事前構造の露出したゲート材料は除去され、低誘電率スペーサを露出させ、トラフにより分離された２つのゲートを創出する。低誘電率スペーサは、ゲートをドレインから電気的に絶縁する。
ブロック２０００で、フィン・チャネルから使い捨てスペーサ・キャップが除去される。あらかじめ決定された高さのＷＦＭ層およびゲートは、少なくとも、各々のフィン・チャネルの両側にある。様々な実施形態では、ＷＦＭ層およびゲートは、フィン・チャネルの４つの側部上にあり、チャネル電流は、少なくとも１つの側部上のゲートを欠くＭＯＳＦＥＴチャネルと比較すると、ゲート電圧により遮断され得る。
ブロック２０１０で、低誘電率スペーサ材料が、フィン・チャネル、ＷＦＭ層、およびゲートの上方に形成され、ゲートの間のトラフ内を充填し得る。低誘電率スペーサ材料は、ゲートの間のトラフが本質的に完全に充填されることを確実にするために、コンフォーマルに堆積させられ得る。様々な実施形態では、低誘電率スペーサ材料は、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＮ、または、それらの組み合わせであり得る。
ブロック２０２０で、低誘電率スペーサ材料は化学機械研磨され、フィン・チャネルの上部表面より上に延在する低誘電率スペーサ材料の一部分を除去し得る。化学機械研磨は、後続のエッチングおよび堆積プロセスに対する均一な初期高さを規定し得る、均一で平坦な表面をもたらし得る。
ブロック２０３０で、フィン・チャネルの上部より下の、あらかじめ決定された深さまで低誘電率スペーサ材料が除去され得る。低誘電率スペーサ材料はエッチングされ得る。
ブロック２０４０で、露出したフィン・チャネル、および、低誘電率スペーサ材料の露出した表面上に層間誘電体が堆積させられ、ＩＬＤはＳｉＯ２であり得る。
ブロック２０５０で、均一で平坦な表面を形成するためにＩＬＤが化学機械研磨される。
図５２は、例解的な実施形態による、図５１の縦型ｆｉｎＦＥＴを形成する例示的な方法のブロック／フロー図の続きである。
ブロック２０６０で、ＩＬＤ、および、フィン・チャネルの上部表面上に第１のハードマスクが堆積させられる。
ブロック２０７０で、第１のハードマスクの一部分が、ＩＬＤの選択された区域から除去され、フィン・チャネルの、１つまたは複数の上部表面を露出させる。
ブロック２０８０で、フィン・チャネル材料が除去され、ＩＬＤ内に開口部を形成する。フィン・チャネルの高さは、低誘電率スペーサの上部表面のレベルまで低減され得る。
ブロック２０９０で、ｆｉｎＦＥＴのソースを形成するための材料が、ＩＬＤ内の開口部内に堆積させられ得る。ソース材料は、フィン・チャネルからエピタキシャル成長させられ得るものであり、フィン・チャネル材料と同じ結晶構造および方位を有し得る。
ブロック２１００で、ＩＬＤの表面上に残存する第１のハードマスクが除去される。
ブロック２１１０で、ＩＬＤ、先に堆積させられたソース、および、フィン・チャネルの露出した上部の、表面上に第２のハードマスクが堆積させられる。
ブロック２１２０で、ＩＬＤの選択された区域から第２のハードマスクが除去され、フィン・チャネルの、１つまたは複数の上部表面を露出させる。
図５３は、例解的な実施形態による、図５２の縦型ｆｉｎＦＥＴを形成する例示的な方法のブロック／フロー図の続きである。
ブロック２１３０で、フィン・チャネル材料が除去され、ＩＬＤ内に開口部を形成する。フィン・チャネルの高さは、低誘電率スペーサの上部表面のレベルまで低減され得る。
ブロック２１４０で、ｆｉｎＦＥＴのソースを形成するための材料が、ＩＬＤ内の開口部内に堆積させられ得る。ソース材料は、フィン・チャネルからエピタキシャル成長させられ得るものであり、フィン・チャネル材料と同じ結晶構造および方位を有し得る。第１のドレインおよび第２のドレインと関連付けられるフィン・チャネルの各々上のソースは、フィン・チャネルと同じ結晶方位を有する。
ブロック２１５０で、ＩＬＤの表面上に残存する第２のハードマスクが除去される。
様々な実施形態では、開口部が、ソース、ドレイン、およびゲートとの電気的接点を形成するように、導電性材料によって充填され得るビアを形成するために、介在層内に作製され得る。ビアは、１つまたは複数のコンフォーマル層を堆積させ、ビア内において金属をコンフォーマル層上に電着させることにより充填され得る。
本開示の態様は、縦型電界効果トランジスタを製造する方法であって、第１の下部表面を有する第１の陥凹部を、あらかじめ決定された結晶方位を伴う基板内に形成することと、第１の陥凹部の下部表面から第１のドレインをエピタキシャル成長させることと、第２の下部表面を有する第２の陥凹部を基板内に形成することと、第２の陥凹部の下部表面から第２のドレインをエピタキシャル成長させることと、第１のドレインおよび第２のドレイン上にチャネル材料をエピタキシャル成長させることと、チャネル材料内にトラフを形成して、第１のドレイン上に１つまたは複数のフィン・チャネルを、および第２のドレイン上に１つまたは複数のフィン・チャネルを形成することであって、第１のドレインの上方のトラフは、第１のドレインの表面まで延在し、第２のドレインの上方のトラフは、第２のドレインの表面まで延在する、形成することと、ＷＦＭキャップをフィン・チャネルの各々上に形成することと、ゲートをＷＦＭキャップの各々上に形成することであって、ＷＦＭキャップはゲートをフィン・チャネルから電気的に分離する、形成することと、第１のソースを、第１のドレイン上に成長させたフィン・チャネルの各々上にエピタキシャル成長させることと、第２のソースを、第２のドレイン上に成長させたフィン・チャネルの各々上にエピタキシャル成長させることとを含む、方法に関係する。
本開示の態様はさらには、縦型電界効果トランジスタであって、あらかじめ決定された結晶方位を伴う基板内の第１の陥凹部であって、第１の下部表面を有する第１の陥凹部と、第１の陥凹部の下部表面上の第１のドレインであって、第１の下部表面と同じ結晶方位を有する第１のドレインと、基板内の第２の陥凹部であって、第２の下部表面を有する第２の陥凹部と、第２の陥凹部の下部表面上の第２のドレインであって、第２の下部表面と同じ結晶方位を有する第２のドレインと、第１のドレイン上の１つまたは複数のフィン・チャネルであって、第１の下部表面と同じ結晶方位を有する１つまたは複数のフィン・チャネルと、第２のドレイン上の１つまたは複数のフィン・チャネルであって、第２の下部表面と同じ結晶方位を有する１つまたは複数のフィン・チャネルと、フィン・チャネルの各々上のＷＦＭキャップと、ＷＦＭキャップの各々上のゲートであって、ＷＦＭキャップはゲートをフィン・チャネルから電気的に分離する、ゲートと、第１のドレイン上に成長させたフィン・チャネルの各々上の第１のソースであって、第１の下部表面と同じ結晶方位を有する第１のソースと、第２のドレイン上に成長させたフィン・チャネルの各々上の第２のソースであって、第２の下部表面と同じ結晶方位を有する第２のソースとを備える、縦型電界効果トランジスタに関係する。
縦型トランジスタ製造およびデバイスの好ましい実施形態（例解的にし、限定的にしないことを意図している）を説明したが、変更および改変が、当業者により、上記の教示に鑑みて為され得るということが注目される。それゆえに、添付された特許請求の範囲により概説されるような本発明の範囲内にある変形が、開示される個別の実施形態において為され得るということが理解されることになる。かくして、特許法により要される詳細および個別性を伴う、本発明の態様を説明したが、特許証により保護される、請求および所望されるものは、添付された特許請求の範囲において論述される。

Claims (20)

  1. 縦型電界効果トランジスタを製造する方法であって、
    第１の下部表面を有する第１の陥凹部を基板内に形成することと、
    前記第１の陥凹部の前記第１の下部表面から第１のドレインをエピタキシャル成長させることと、
    前記基板内に形成された第２の陥凹部の第２の下部表面から第２のドレインをエピタキシャル成長させることと、
    前記第１のドレインおよび前記第２のドレイン上にチャネル材料をエピタキシャル成長させることと、
    前記チャネル材料内にトラフを形成して、前記第１のドレイン上に１つまたは複数のフィン・チャネルを、および前記第２のドレイン上に１つまたは複数のフィン・チャネルを形成することであって、前記第１のドレインの上方の前記トラフは、前記第１のドレインの表面まで延在し、前記第２のドレインの上方の前記トラフは、前記第２のドレインの表面まで延在する、前記形成することと、
    前記１つまたは複数のフィン・チャネルの各々上にゲート構造を形成することと、
    前記第１のドレインおよび前記第２のドレインと関連付けられる前記フィン・チャネルの各々上にソースを成長させることと、
    を含む、方法。
  2. 前記第１のドレインと前記第２のドレインとの間にあるシャロウ・トレンチ・アイソレーション領域を前記基板内に形成することと、前記フィン・チャネルの間の前記トラフの各々内に第１の低誘電率誘電体スペーサを形成することとをさらに含む、請求項１に記載の方法。
  3. 前記第１のドレインへの第１のドレイン接点を形成することと、第１のゲートへの第１のゲート接点を形成することと、前記第１のドレインと関連付けられる前記フィン・チャネル上の前記ソースの各々への第１のソース接点を形成することとをさらに含む、請求項１に記載の方法。
  4. 前記第１のドレイン上に１から２５個のフィン・チャネルが形成され、前記第２のドレイン上に１から２５個のフィン・チャネルが形成される、請求項１に記載の方法。
  5. 前記フィン・チャネルは、３０ｎｍから４００ｎｍの範囲内の高さを有し、前記フィン・チャネルは真性シリコンを含む、請求項１に記載の方法。
  6. 前記第１のドレイン、および、前記第１のドレインと関連付けられる前記フィン・チャネル上の前記ソースは、ｎドープ材料を含み、前記第２のドレイン、および、前記第２のドレインと関連付けられる前記フィン・チャネル上のソースは、ｐドープ材料を含む、請求項１に記載の方法。
  7. 前記ゲート構造は、原子層堆積（ＡＬＤ）またはプラズマ強化原子層堆積（ＰＥ−ＡＬＤ）により前記フィン・チャネル上に形成される仕事関数金属（ＷＦＭ）キャップを備える、請求項１に記載の方法。
  8. 前記ＷＦＭキャップの各々は、５ｎｍから１５ｎｍの範囲内の厚さまで形成され、前記ＷＦＭキャップの各々上の前記ゲートは、２ｎｍから５ｎｍの範囲内の厚さまで形成される、請求項７に記載の方法。
  9. 縦型電界効果トランジスタを製造する方法であって、
    シャロウ・トレンチ・アイソレーション領域を基板内に形成することと、
    第１の下部表面を有する第１の陥凹部を基板内に形成することと、
    前記第１の陥凹部の前記第１の下部表面から第１のドレインをエピタキシャル成長させることと、
    前記基板内に形成された第２の陥凹部の第２の下部表面から第２のドレインをエピタキシャル成長させることであって、前記シャロウ・トレンチ・アイソレーション領域は、前記第１のドレインと前記第２のドレインとの間にある、前記エピタキシャル成長させることと、
    前記第１のドレインおよび前記第２のドレイン上にチャネル材料をエピタキシャル成長させることであって、前記チャネル材料は真性シリコンを含む、前記成長させることと、
    前記チャネル材料内にトラフを形成して、前記第１のドレイン上に１つまたは複数のフィン・チャネルを、および前記第２のドレイン上に１つまたは複数のフィン・チャネルを形成することであって、前記第１のドレインの上方の前記トラフは、前記第１のドレインの表面まで延在し、前記第２のドレインの上方の前記トラフは、前記第２のドレインの表面まで延在する、前記形成することと、
    前記フィン・チャネルの間の前記トラフの各々内に第１の低誘電率誘電体スペーサを形成することと、
    前記１つまたは複数のフィン・チャネルの各々上にゲート構造を形成することと、
    前記第１のドレインおよび前記第２のドレインと関連付けられる前記フィン・チャネルの各々上にソースを成長させることと、
    を含む、方法。
  10. 前記フィン・チャネルは、３０ｎｍから４００ｎｍの範囲内の高さを有し、前記フィン・チャネルは真性シリコンを含む、請求項９に記載の方法。
  11. 前記ゲート構造は、２０ｎｍから３００ｎｍの範囲内の高さを有する、請求項９に記載の方法。
  12. 前記１つまたは複数のフィン・チャネルの各々上の、各々のゲート構造は、５ｎｍから１５ｎｍの範囲内の厚さまで形成されるＷＦＭキャップと、２ｎｍから５ｎｍの範囲内の厚さまで形成される、前記ＷＦＭキャップの各々上のゲートとを備える、請求項９に記載の方法。
  13. 前記ゲートはタングステンを含む、請求項１２に記載の方法。
  14. 縦型電界効果トランジスタであって、
    基板内の第１の陥凹部であって、第１の下部表面を有する前記第１の陥凹部と、
    前記第１の陥凹部の前記第１の下部表面上の第１のドレインであって、前記第１の下部表面と同じ結晶方位を有する前記第１のドレインと、
    前記基板内の第２の陥凹部であって、第２の下部表面を有する前記第２の陥凹部と、
    前記基板内に形成された第２の陥凹部の前記第２の下部表面上の第２のドレインであって、前記第２の下部表面と同じ結晶方位を有する前記第２のドレインと、
    前記第１のドレイン上の１つまたは複数のフィン・チャネルであって、前記第１の下部表面と同じ結晶方位を有する前記１つまたは複数のフィン・チャネルと、
    前記第２のドレイン上の１つまたは複数のフィン・チャネルであって、前記第２の下部表面と同じ結晶方位を有する前記１つまたは複数のフィン・チャネルと、
    前記フィン・チャネルの各々上のゲート構造と、
    前記第１のドレインおよび前記第２のドレインと関連付けられる前記フィン・チャネルの各々上のソースであって、前記フィン・チャネルと同じ結晶方位を有する前記ソースと、
    を備える、縦型電界効果トランジスタ。
  15. 前記基板内のシャロウ・トレンチ・アイソレーション領域であって、前記第１のドレインと前記第２のドレインとの間にある前記シャロウ・トレンチ・アイソレーション領域と、前記フィン・チャネルの間のトラフの各々内の第１の低誘電率誘電体スペーサとをさらに備える、請求項１４に記載の縦型電界効果トランジスタ。
  16. 前記第１のドレインと電気的に接触する第１のドレイン接点と、第１のゲートと電気的に接触する第１のゲート接点と、前記第１のドレインと関連付けられる前記フィン・チャネル上の前記ソースの各々と電気的に接触する第１のソース接点とをさらに備える、請求項１４に記載の縦型電界効果トランジスタ。
  17. １から２５個のフィン・チャネルが、前記第１のドレイン上にあり、前記第１のドレインと電気的に接触し、１から２５個のフィン・チャネルが、前記第２のドレイン上にあり、前記第２のドレインと電気的に接触する、請求項１４に記載の縦型電界効果トランジスタ。
  18. 前記フィン・チャネルは、３０ｎｍから４００ｎｍの範囲内の高さを有する、請求項１４に記載の縦型電界効果トランジスタ。
  19. 前記第１のドレイン、および、前記第１のドレインと関連付けられる前記フィン・チャネル上の前記ソースは、ｎドープ材料を含み、前記第２のドレイン、および、前記第２のドレインと関連付けられる前記フィン・チャネル上の前記ソースは、ｐドープ材料を含む、請求項１４に記載の縦型電界効果トランジスタ。
  20. 前記第１のドレイン、および、前記第１のドレインと関連付けられる前記フィン・チャネル上の前記ソースは、ホウ素ドープ・シリコン・ゲルマニウム（ＳｉＧｅ−Ｂ）を含み、前記第２のドレイン、および、前記第２のドレインと関連付けられる前記フィン・チャネル上の前記ソースは、リン・ドープ炭化ケイ素（ＳｉＣ−Ｐ）を含み、前記フィン・チャネルは真性シリコンを含む、請求項１４に記載の縦型電界効果トランジスタ。
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