DE112016003961T5 - Herstellung von vertikalen Transistoren und Einheiten - Google Patents

Herstellung von vertikalen Transistoren und Einheiten Download PDF

Info

Publication number
DE112016003961T5
DE112016003961T5 DE112016003961.1T DE112016003961T DE112016003961T5 DE 112016003961 T5 DE112016003961 T5 DE 112016003961T5 DE 112016003961 T DE112016003961 T DE 112016003961T DE 112016003961 T5 DE112016003961 T5 DE 112016003961T5
Authority
DE
Germany
Prior art keywords
drain
substrate
fin channels
gate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112016003961.1T
Other languages
English (en)
Other versions
DE112016003961B4 (de
Inventor
Rajasekhar Venigalla
Seong-Dong Kim
Bruce Doris
Brent Alan Anderson
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE112016003961T5 publication Critical patent/DE112016003961T5/de
Application granted granted Critical
Publication of DE112016003961B4 publication Critical patent/DE112016003961B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/40—ROM only having the source region and drain region on different levels, e.g. vertical channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Ein Verfahren zur Herstellung eines vertikalen Feldeffekttransistors umfassend Ausbilden einer ersten Vertiefung (170) in einem Substrat (100); epitaktisches Züchten eines ersten Drains (400) von der ersten Bodenfläche (190) der ersten Vertiefung (170) aus; epitaktisches Züchten eines zweiten Drains (600) von der zweiten Bodenfläche (195) einer zweiten Vertiefung (175) aus, die in dem Substrat (100) ausgebildet ist; epitaktisches Züchten eines Kanalmaterials (700) auf dem ersten Drain (400) und dem zweiten Drain (600); Ausbilden von Mulden (740) in dem Kanalmaterial (700), um einen oder mehrere Rippenkanäle (750) auf dem ersten Drain (400) und einen oder mehrere Rippenkanäle (750) auf dem zweiten Drain (600) auszubilden, wobei die Mulden (740) über dem ersten Drain (400) sich zu der Fläche des ersten Drains (400) hin erstrecken, und die Mulden (740) über dem zweiten Drain (600) sich zu der Fläche des zweiten Drains (600) hin erstrecken; Ausbilden einer Gate-Struktur (1030) auf jedem des einen oder der mehreren Rippenkanäle (750); und Züchten von Sources (1520, 1540) auf jedem der Rippenkanäle (750), die dem ersten Drain (400) und dem zweiten Drain (600) zugehörig sind.

Description

  • HINTERGRUND
  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft Verfahren zum Ausbilden von vertikalen finFET-Einheiten und die dadurch erzeugten elektronischen Einheitenstrukturen, und insbesondere ein Verfahren zum epitaktischen Ausbilden des Drains, des Kanals und der Source eines vertikalen finFET, dergestalt, dass der Drain, der Kanal und die Source dieselbe Kristallausrichtung haben.
  • Beschreibung des Stands der Technik
  • Ein Feldeffekttransistor (FET) hat normalerweise eine Source, einen Kanal und einen Drain, wobei Strom von der Source zu dem Drain fließt, und ein Gate, das den Stromfluss durch den Kanal steuert. Feldeffekttransistoren (FETs) können eine Vielfalt von verschiedenen Strukturen haben, zum Beispiel wurden FETs ausgebildet, bei denen die Source, der Kanal und der Drain in dem Substratmaterial selbst ausgebildet wurden, wobei der Strom horizontal fließt (d.h. in der Ebene des Substrats), und FinFETs wurden ausgebildet, bei denen sich der Kanal von dem Substrat nach außen erstreckt, bei denen der Strom aber ebenfalls horizontal fließt. Der Kanal für den FinFET kann eine senkrechte Platte aus dünnem rechteckigen Si sein, die üblicherweise als die Rippe mit einem Gate auf der Rippe bezeichnet wird im Vergleich zu einem MOSFET mit einem einzelnen planaren Gate. Abhängig von der Dotierung der Source und des Drains kann ein n-FET oder ein p-FET ausgebildet werden.
  • Beispiele für FETs können einen Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) und einen Isolierschicht-Feldeffekttransistor (IGFET) umfassen. Zwei FETs können auch gekoppelt werden, um einen komplementären Metalloxidhalbleiter (CMOS) auszubilden, wobei ein p-Kanal-MOSFET und ein n-Kanal-MOSFET in Reihe geschaltet werden.
  • Mit den zunehmend kleineren Einheitenabmessungen wird ein Ausbilden der einzelnen Komponenten und elektrischen Kontakte schwieriger. Daher wird ein Ansatz benötigt, der die positiven Aspekte von herkömmlichen FET-Strukturen beibehält, dabei aber die Skalierungsprobleme überwindet, die durch das Ausbilden von kleineren Einheitenkomponenten geschaffen werden.
  • KURZDARSTELLUNG
  • Ein Verfahren zur Herstellung eines vertikalen Feldeffekttransistors umfasst Ausbilden einer ersten Vertiefung in einem Substrat, wobei die erste Vertiefung eine erste Bodenfläche hat; epitaktisches Züchten eines ersten Drains von der ersten Bodenfläche der ersten Vertiefung aus; epitaktisches Züchten eines zweiten Drains von der zweiten Bodenfläche einer zweiten Vertiefung aus, die in dem Substrat ausgebildet ist; epitaktisches Züchten eines Kanalmaterials auf dem ersten Drain und dem zweiten Drain; Ausbilden von Mulden in dem Kanalmaterial, um einen oder mehrere Rippenkanäle auf dem ersten Drain und einen oder mehrere Rippenkanäle auf dem zweiten Drain auszubilden, wobei die Mulden über den ersten Drain sich zu der Fläche des ersten Drains hin erstrecken, und die Mulden über den zweiten Drain sich zu der Fläche des zweiten Drains hin erstrecken; Ausbilden einer Gate-Struktur auf jedem des einen oder der mehreren Rippenkanäle; und Züchten von Sources auf jedem der Rippenkanäle, die den ersten und zweiten Drains zugehörig sind.
  • Ein vertikaler Feldeffekttransistor enthält eine erste Vertiefung in einem Substrat, wobei die erste Vertiefung eine erste Bodenfläche hat. Ein erster Drain wird von der ersten Bodenfläche der ersten Vertiefung aus gezüchtet, wobei der erste Drain dieselbe Kristallausrichtung wie die erste Bodenfläche hat. Eine zweite Vertiefung wird in dem Substrat ausgebildet, wobei die zweite Vertiefung eine zweite Bodenfläche hat, und ein zweiter Drain wird von der zweiten Bodenfläche einer zweiten Vertiefung aus gezüchtet, die in dem Substrat ausgebildet ist, wobei der zweite Drain dieselbe Kristallausrichtung wie die zweite Bodenfläche hat. Ein oder mehrere Rippenkanäle werden auf dem ersten Drain ausgebildet, wobei der eine oder die mehreren Rippenkanäle auf dem ersten Drain dieselbe Kristallausrichtung wie die erste Bodenfläche hat oder haben, und ein oder mehrere Rippenkanäle werden auf dem zweiten Drain ausgebildet, wobei der eine oder die mehreren Rippenkanäle auf dem zweiten Drain dieselbe Kristallausrichtung wie die zweite Bodenfläche hat oder haben. Eine Gate-Struktur wird auf jedem der Rippenkanäle ausgebildet, und Sources werden auf jedem der Rippenkanäle gezüchtet, die dem ersten Drain und dem zweiten Drain zugehörig sind, wobei die Sources dieselbe Kristallausrichtung wie die Rippenkanäle haben.
  • Diese und weitere Merkmale und Vorteile werden aus der folgenden ausführlichen Beschreibung von veranschaulichenden Ausführungsformen davon offenkundig, die in Verbindung mit den begleitenden Zeichnungen gelesen werden sollte.
  • Figurenliste
  • Die Offenbarung stellt in der folgenden Beschreibung Details von bevorzugten Ausführungsformen unter Bezugnahme auf die folgenden Figuren bereit, wobei:
    • 1 eine Querschnittansicht eines Substrats für eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 2 eine Querschnittansicht eines Substrats und einer Flächenschicht für eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 3 eine Querschnittansicht eines Substrats und einer mit einem Muster versehenen Flächenschicht für eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 4 eine Querschnittansicht eines Substrats mit geätzten Vertiefungen und einer mit einem Muster versehenen Flächenschicht für eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 5 eine Querschnittansicht eines Substrats mit vertieften Bereichen mit einer dielektrischen Füllung für eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 6 eine Querschnittansicht eines Substrats mit flachen Grabenisolationsbereichen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 7 eine Querschnittansicht eines Substrats mit freigelegten Substratbereichen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 8 eine Querschnittansicht eines Substrats mit freigelegten Substratbereichen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 9 eine Querschnittansicht eines Substrats mit einem ersten Drain-Bereich einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 10 eine Querschnittansicht eines Substrats mit einer Hartmaske für eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 11 eine Querschnittansicht eines Substrats mit einer teilweise entfernten Hartmaske für eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 12 eine Querschnittansicht eines Substrats mit freigelegten Substratbereichen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 13 eine Querschnittansicht eines Substrats mit freigelegten Substratbereichen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 14 eine Querschnittansicht eines Substrats mit einem zweiten Drain-Bereich einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 15 eine Querschnittansicht eines Substrats mit einer Hartmaske ist, die von der elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform entfernt wurde;
    • 16 eine Querschnittansicht eines Substrats mit einem Kanalmaterial ist, das die elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 17 eine Querschnittansicht eines Substrats mit Rippenkanälen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 18 eine Querschnittansicht eines Substrats mit einem Low-k-Dielektrikummaterial ist, das die elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 19 eine Querschnittansicht eines Substrats mit einem Low-k-Dielektrikummaterial ist, das die elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 20 eine Querschnittansicht eines Substrats mit einem Low-k-Dielektrikummaterial ist, das die elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 21 eine Querschnittansicht eines Substrats mit einer WFM-Schicht einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 22 eine Querschnittansicht eines Substrats mit WFM-Kappen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 23 eine Querschnittansicht eines Substrats mit Gate-Material ist, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 24 eine Querschnittansicht eines Substrats mit einem Gate-Material mit verringerter Höhe ist, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 25 eine Querschnittansicht und vergrößerte Einschubansicht eines Substrats mit einem Gate-Material mit verringerter Höhe ist, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 26 eine vergrößerte Einschub-Querschnittansicht eines Substrats mit einem Gate-Material mit verringerter Höhe ist, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 27 eine vergrößerte Einschub-Querschnittansicht eines Substrats mit einer Gate-Vorstufe mit verringerter Höhe und WFM-Kappe ist, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 28 eine vergrößerte Einschub-Querschnittansicht eines Substrats mit einem Wegwerf-Abstandhalter ist, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 29 eine vergrößerte Einschub-Querschnittansicht eines Substrats mit einem Wegwerf-Abstandhalter ist, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 30 eine vergrößerte Einschub-Querschnittansicht eines Substrats mit einem Wegwerf-Abstandhalter ist, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 31 eine vergrößerte Einschub-Querschnittansicht eines Substrats mit einem freigelegten Rippenkanal und einer Gate-Struktur ist, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 32 eine vergrößerte Einschub-Querschnittansicht eines Substrats mit einer Gate-Struktur und Low-k-Dielektrikummaterial ist, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 33 eine vergrößerte Einschub-Querschnittansicht eines Substrats mit einer Gate-Struktur und Low-k-Dielektrikummaterial ist, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet;
    • 34 eine Querschnittansicht eines Substrats mit dielektrischen Low-k-Abstandhaltern und freigelegten Rippenkanälen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 35 eine Querschnittansicht eines Substrats mit einem Zwischenschicht-Dielektrikum einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 36 eine Querschnittansicht eines Substrats mit einem Zwischenschicht-Dielektrikum und einer Hartmaske einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 37 eine Querschnittansicht eines Substrats mit einem Zwischenschicht-Dielektrikum und einer teilweise entfernten Hartmaske einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 38 eine Querschnittansicht eines Substrats mit einem Zwischenschicht-Dielektrikum und Sources einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 39 eine Querschnittansicht eines Substrats mit einem Zwischenschicht-Dielektrikum und einer entfernten Hartmaske einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 40 eine Querschnittansicht eines Substrats mit einem Zwischenschicht-Dielektrikum und einer teilweise entfernten Hartmaske einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 41 eine Querschnittansicht eines Substrats mit einem Zwischenschicht-Dielektrikum und Sources einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 42 eine Querschnittansicht eines Substrats mit einem Zwischenschicht-Dielektrikum und einer entfernten Hartmaske einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 43 eine Querschnittsdraufsicht eines Substrats mit einem Drain und einer Mehrzahl von Rippenkanälen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 44 eine Querschnittsdraufsicht eines Substrats mit Drain-Kontakten, Gate-Kontakten und Source-Kontakten einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 45 eine Querschnittseitenansicht einer Rippenkanalbaugruppe mit Drain-Kontakten, Gate-Kontakten und Source-Kontakten einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist;
    • 46 eine Querschnittseitenansicht einer Rippenkanalbaugruppe ist, die mehrere Schichten einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform zeigt;
    • 47 ein Blockschaubild/Ablaufplan eines beispielhaften Verfahrens zum Ausbilden eines vertikalen finFET gemäß einer veranschaulichenden Ausführungsform ist;
    • 48 eine Fortsetzung des Blockschaubilds/Ablaufplans eines beispielhaften Verfahrens zum Ausbilden eines vertikalen finFET von 47 gemäß einer veranschaulichenden Ausführungsform ist;
    • 49 eine Fortsetzung des Blockschaubilds/Ablaufplans eines beispielhaften Verfahrens zum Ausbilden eines vertikalen finFET von 48 gemäß einer veranschaulichenden Ausführungsform ist;
    • 50 eine Fortsetzung des Blockschaubilds/Ablaufplans eines beispielhaften Verfahrens zum Ausbilden eines vertikalen finFET von 49 gemäß einer veranschaulichenden Ausführungsform ist;
    • 51 eine Fortsetzung des Blockschaubilds/Ablaufplans eines beispielhaften Verfahrens zum Ausbilden eines vertikalen finFET von 50 gemäß einer veranschaulichenden Ausführungsform ist;
    • 52 eine Fortsetzung des Blockschaubilds/Ablaufplans eines beispielhaften Verfahrens zum Ausbilden eines vertikalen finFET von 51 gemäß einer veranschaulichenden Ausführungsform ist; und
    • 53 eine Fortsetzung des Blockschaubilds/Ablaufplans eines beispielhaften Verfahrens zum Ausbilden eines vertikalen finFET von 52 gemäß einer veranschaulichenden Ausführungsform ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Grundgedanke und Ausführungsformen der vorliegenden Offenbarung betreffen eine Halbleitereinheitenstruktur mit leitenden Elementen, die auf dem Substrat gestapelt sind, um einen leitenden Pfad senkrecht zu der Fläche des Substrats auszubilden, auf dem die Halbleiterstruktur ausgebildet ist. Eine Ausführungsform betrifft allgemein eine vertikale finFET-Struktur, die erweiterte Geometrien für die Ausbildung von elektrischen Kontakten und Strombelastbarkeits-Eigenschaften bereitstellt. In einer Ausführungsform sind bei einer finFET-Halbleitereinheit die Einheitenkomponenten von Drain, Rippenkanal und Source senkrecht zu der Ebene der Substratfläche angeordnet, was als eine vertikale Stapelung bezeichnet wird. Ein vertikal gestapelter finFET kann eine längere Gate-Länge (d.h. Höhe) und einen größeren dielektrischen Abstandhalter als ein horizontaler finFET (d.h. mit Einheitenkomponenten von Drain, Rippenkanal und Source, die parallel zu der Ebene der Substratoberfläche angeordnet sind) haben, der einen vergleichbaren Gate-Kontaktabstand aufweist.
  • In einer oder mehreren Ausführungsformen werden eine Source, ein Drain und ein Kanal eines finFET epitaktisch auf einem kristallinen Substrat gezüchtet. In verschiedenen Ausführungsformen wird eine Source oder ein Drain epitaktisch direkt auf dem Substrat ausgebildet, und ein Rippenkanal wird epitaktisch direkt auf der Source oder dem Drain ausgebildet, wobei Substrat, Drain, Rippenkanal und Source alle dieselbe Kristallstruktur und -ausrichtung haben.
  • Es sollte klar sein, dass die vorliegende Erfindung in Bezug auf eine vorgegebene veranschaulichende Architektur beschrieben wird, dass jedoch andere Architekturen, Strukturen, Substratmaterialien und Prozessmerkmale und -schritte innerhalb des Schutzumfangs der vorliegenden Erfindung unterschiedlich ausfallen können.
  • Es sollte ebenfalls klar sein, dass in dem Fall, in dem ein Element wie beispielsweise eine Schicht, ein Bereich oder eine Substrat als „auf oder „über“ einem anderen Element befindlich bezeichnet wird, es sich direkt auf dem anderen Element befinden kann oder auch dazwischenliegende Elemente vorhanden sein können. Wenn im Gegensatz dazu ein Element als „direkt auf“ oder „direkt über“ einem anderen Element befindlich bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden. Es sollte ebenfalls klar sein, dass in dem Fall, in dem ein Element als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder dass dazwischenliegende Elemente vorhanden sein können. Wenn im Gegensatz ein Element als „direkt verbunden“ oder „direkt gekoppelt“ mit einem anderen Element bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden.
  • Die vorliegenden Ausführungsformen können ein Konzept für einen IC-Chip enthalten, das in einer grafischen Computerprogrammiersprache erstellt und in einem Computerspeichermedium gespeichert werden kann (wie beispielsweise ein Platten-, Band-, physisches Festplattenlaufwerk oder eine virtuelle Festplatte wie beispielsweise in einem Speicherzugriffsnetzwerk). Wenn der Entwickler Chips oder die Fotolithografiemasken nicht herstellt, die zur Chips-Herstellung verwendet werden, kann der Entwickler das sich ergebene Konzept mithilfe physischer Mittel (z.B. durch Bereitstellen einer Kopie des Speichermediums, auf dem das Konzept gespeichert ist) oder elektronisch (z.B. über das Internet) an derartige Entitäten direkt oder indirekt übertragen. Das gespeicherte Konzept wird anschließend in das entsprechende Format (z.B. GDSII) für die Herstellung von Fotolithografiemasken umgewandelt, die typischerweise mehrere Kopien des betreffenden Chip-Konzepts enthalten, die auf einem Wafer ausgebildet werden. Die Fotolithografiemasken werden verwendet, um Bereiche des Wafers (und/oder der darauf befindlichen Schichten) zu definieren, die geätzt oder anderweitig bearbeitet werden müssen.
  • Verfahren, wie hierin beschrieben, können zur Herstellung von IC-Chips verwendet werden. Die sich daraus ergebenden IC-Chips können vom Hersteller in Form von Rohwafern (das heißt als einzelner Wafer mit mehreren ungepackten Chips), als bloßer Chip oder in einer gepackten Form vertrieben werden. In letzterem Fall wird der Chip in einem Einzelchip-Paket (wie beispielsweise einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt werden) oder in einem Multi-Chip-Paket bereitgestellt (wie beispielsweise einem Keramikträger, der entweder Oberflächenverbindungen oder vergrabene Verbindungen oder beides aufweist). In jedem Fall wird der Chip anschließend mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungseinheiten integriert als Teil von (a) einem Zwischenprodukt, wie beispielsweise einer Hauptplatine, oder (b) eines Endprodukts. Das Endprodukt kann jedes Produkt sein, das IC-Chips enthält, von Spielzeug und anderen Anwendungsmöglichkeiten von einfacher Qualität bis hin zu hochwertigen Computerprodukten mit einer Anzeige, einer Tastatur oder einer anderen Eingabeeinheit und einem Zentralprozessor.
  • Es sollte ebenfalls klar sein, dass Materialverbindungen in Bezug auf aufgelistete Elemente beschrieben werden, z.B. SiN, GaAs oder SiGe. Diese Verbindungen enthalten unterschiedliche Anteile der Elemente in der Verbindung, z.B. enthält GaAs GaxAs1-x, wobei x kleiner oder gleich 1 ist, oder SiGe enthält SixGe1-x, wobei x kleiner oder gleich 1 ist usw. Außerdem können andere Elemente in der Verbindung enthalten sein, wie beispielsweise AlInGaAs, und trotzdem gemäß den vorliegenden Grundgedanken funktionieren. Die Verbindungen mit zusätzlichen Elementen werden hierin als Legierungen bezeichnet.
  • Eine Bezugnahme auf „eine Ausführungsform“ oder „irgendeine Ausführungsform“ der vorliegenden Grundgedanken sowie andere Variationen davon bedeutet, dass bestimmte Funktionen, Strukturen, Merkmale usw., die in Verbindung mit der Ausführung beschrieben werden, in zumindest einer Ausführungsform der vorliegenden Grundgedanken enthalten sind. Somit wird durch Auftreten des Ausdrucks „in einer Ausführungsform“ oder „in irgendeiner Ausführungsform“ sowie irgendwelchen anderen Variationen, die an verschiedenen Positionen in der gesamten Patentschrift auftreten, nicht notwendigerweise immer auf dieselbe Ausführungsform verwiesen.
  • Es sollte klar sein, dass die Verwendung von irgendeinem der folgenden „/“, „und/oder“ und „zumindest eines von“, zum Beispiel in den Fällen von „A/B“, „A und/oder B“ und „zumindest eines von A und B“ nur die Auswahl der zuerst aufgelisteten Option (A), oder nur die Auswahl der zweiten aufgelisteten Option (B) oder die Auswahl von beiden Optionen (A und B) umfassen soll. Als weiteres Beispiel soll in den Fällen von „A, B und/oder C“ und „zumindest eines von A, B und C“ eine derartige Ausdrucksweise die Auswahl nur der zuerst aufgelisteten Option (A), oder die Auswahl nur der zweiten aufgelisteten Option (B), oder die Auswahl nur der dritten aufgelisteten Option (C), oder die Auswahl der ersten und zweiten aufgelisteten Optionen (A und B), oder die Auswahl nur der ersten und dritten aufgelisteten Optionen (A und C), oder die Auswahl nur der zweiten und dritten aufgelisteten Optionen (B und C), oder die Auswahl aller drei Optionen (A und B und C) umfassen. Dies kann auf beliebig viele aufgelistete Elemente erweitert werden, wie für den Fachmann auf diesem und zugehörigen Fachgebieten problemlos offenkundig ist.
  • In einer oder mehreren Ausführungsformen enthält ein Front-End-Prozess zum Aufbauen von vertikalen finFETs mehrere Prozessmodule zum Vorbereiten von Bausteinen des finFET, wobei separate Einheitenkomponenten von jedem Prozessmodul ausgebildet werden.
  • In verschiedenen Ausführungsformen haben die Einheitenkomponenten eine kleinste oder schmalste Abmessung von < 10 nm, obwohl auch andere Knotengrößen in Betracht gezogen werden.
  • Im Folgenden wird auf die Zeichnungen, in denen gleiche Bezugszeichen für dieselben oder ähnliche Elemente stehen, und zunächst auf 1 Bezug genommen, die eine Darstellung eines Substrats für eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ist. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In verschiedenen Ausführungsformen kann ein Substrat 100 ein Halbleiter sein. Das Substrat kann kristallin sein. Das Substrat kann primär (d.h. mit Dotierung) aus einem einzelnen Element bestehen, zum Beispiel Silicium (Si) oder Germanium (GE), oder das Substrat kann eine Verbindung sein, zum Beispiel GaAs, SiC oder SiGe. Das Substrat kann auch mehrere Materialschichten haben, zum Beispiel ein Halbleiter-auf-Isolator-Substrat (SeOI), ein Silicium-auf-Isolator-Substrat (SOI), Germanium-auf-Isolator-Substrat (GeOI) oder Silicium-Germanium-auf-Isolator-Substrat (SGOI). Das Substrat kann auch andere Schichten haben, die das Substrat ausbilden, darunter High-k-Oxide und/oder Nitride. In einer oder mehreren Ausführungsformen kann das Substrat 100 ein Silicium-Wafer sein. In einer Ausführungsform ist das Substrat ein einkristalliner Silicium-Wafer.
  • Eine freigelegte Fläche 110 des Substrats 100 kann ein Material sein, das sich vom Großteil oder dem Körper des Substrats 100 unterscheidet, oder kann eine komponentenreiche Fläche eines Verbundmaterials sein, zum Beispiel eine siliciumreiche oder germaniumreiche Schicht eines SiGe-Substrats, eine galliumreiche Schicht eines GaAs-Substrats oder eine stickstoffreiche Fläche einer GaN-Schicht, wobei die freigelegte Fläche eine von zwei sich ändernden Atomlagen ist. In verschiedenen Ausführungsformen kann das Substrat eine abgestufte Konzentration haben, wobei zum Beispiel das freigelegte Material an der Fläche des Substrats primär Silicium mit einer vorab festgelegten Kristallausrichtung ist, die für ein epitaktisches Wachstum geeignet ist, wogegen der Großteil des Materials andere chemische Elemente aufweisen kann, zum Beispiel Germanium. In verschiedenen Ausführungsformen kann die Dicke des einkristallinen Materials an der Fläche 100 mehr als ungefähr 200 nm dick oder mehr als ungefähr 300 nm dick oder mehr als ungefähr 500 nm dick sein. Zum Beispiel kann ein SOI-Substrat eine einkristalline Siliciumflächenschicht mit einer Dicke von ungefähr 300 nm über der Isolationsschicht haben.
  • In verschiedenen Ausführungsformen hat ein dotiertes Material eine Störstellenkonzentration im Bereich Anteile pro Milliarde bis Anteile pro Tausend oder noch spezifischer von ungefähr 1013 cm-3 bis ungefähr 1018 cm-3. Im Gegensatz dazu weist eine Formel von SixGe1-x Konzentrationen von mindestens einer Größenordnung auf, die größer als die Dotierungsgrade ist oder spezifischer 0,005 ≤ x ≤ 0,995.
  • In verschiedenen Ausführungsformen kann das Substrat verschiedene Heterostrukturen enthalten.
  • Die freigelegte Fläche 110 eines Substrats 100 kann zum Beispiel durch Reinigen, chemomechanisches Polieren (CMP), Planarisieren, Tempern, Ätzen/Fehlstellenbeseitigung und/oder Oxidentfernung für anschließende Verarbeitungsschritte vorbereitet werden, einschließlich Maskieren, Ätzen, Abscheidung, Implantation und thermische Aktivierung, ist aber nicht darauf beschränkt.
  • 2 ist eine Darstellung eines Substrats und einer Flächenschicht für eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In verschiedenen Ausführungsformen kann eine Schicht 200 auf der freigelegten Fläche 110 des Substrats 100 ausgebildet werden. Die Schicht 200 kann ein Material sein, das sich von dem Material des Substrats 100 oder dem Material an der freigelegten Fläche 110 unterscheidet. Die Schicht 200 und die freigelegte Fläche 110 des Substrats 100 können eine Grenzfläche 120 ausbilden, an der die Schicht 200 und die freigelegte Fläche 110 sich in Kontakt befinden. Die Schicht 200 kann durchgehend und gleichförmig über mindestens einen Teil der Substratfläche 110 sein.
  • Die Schicht 200 kann eine Dicke haben, wobei die Dicke in dem Bereich von ungefähr 20 Å bis ungefähr 500 Å oder ungefähr 30 Å bis ungefähr 300 Å oder ungefähr 50 Å bis ungefähr 250 Å liegen kann.
  • In verschiedenen Ausführungsformen kann die Schicht 200 durch eine physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD) oder irgendeine ihrer verschiedenen Modifizierungen abgeschieden werden, zum Beispiel plasmaunterstützte chemische Gasphasenabscheidung (PECVD), metallorganisch-chemische Gasphasenabscheidung (MOCVD), chemische Niederdruckgasphasenabscheidung (LPCVD), physikalische Elektronenstrahlaufdampfung (EB-PVD) und plasmaunterstützte Atomlagenabscheidung (PE-ALD). In einer oder mehreren Ausführungsformen wird die Schicht 200 mittels PECVD oder LPCVD abgeschieden. Die Abscheidungen können epitaktische Prozesse sein, und das abgeschiedene Material kann kristallin sein. In verschiedenen Ausführungsformen kann die Ausbildung einer Schicht durch einen oder mehrere Abscheidungsprozesse erfolgen, wobei zum Beispiel eine konforme Schicht durch einen ersten Prozess ausgebildet werden kann (z.B. ALD, PE-ALD usw.), und eine Füllung durch einen zweiten Prozess ausgebildet werden kann (z.B. CVD, Galvanotechnik, PVD usw.).
  • 3 ist eine Darstellung eines Substrats und einer mit einem Muster versehenen Flächenschicht für eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In einer oder mehreren Ausführungsformen können Teile der Schicht 200, die aus einem Isolatormaterial hergestellt sein können, eine Maske für den Ätzvorgang des Substrats 100 bereitstellen und können zum Beispiel durch Maskierung und Nassätzen oder reaktives lonenätzen (RIE) entfernt werden, um Inseln 220 des Materials der Schicht 200 auf dem Substrat 100 auszubilden. Es ist anzumerken, dass nicht alle Maskierungs-, Mustererstellungs- und Lithografieprozesse gezeigt werden, da der Fachmann erkennen würde, wo Maskierung und Mustererstellung verwendet werden, um die identifizierten Schichten und Öffnungen auszubilden und die identifizierten selektiven Ätzprozesse auszuführen, wie hierin beschrieben. Die Schicht 200 kann ein Nitrid sein, zum Beispiel Siliciumnitrid (SiN) oder Titannitrid (TiN), um eine Maske mit freigelegten Bereichen zwischen den Inseln 220 auszubilden. In einer oder mehreren Ausführungsformen ist die Schicht 200 eine Si3N4-Schicht, um ein selektives Ätzen von Si zu ermöglichen. In verschiedenen Ausführungsformen werden Teile der Schicht 200 entfernt, um die Inseln 220 auszubilden, die Größen im Bereich von 100 nm2 bis ungefähr 100.000 nm2 oder in dem Bereich von ungefähr 1.000 nm2 bis ungefähr 50.000 nm2 oder in dem Bereich von ungefähr 5.000 nm2 bis ungefähr 10.000 nm2 haben. Die Bereiche 230 zwischen den Inseln 220 können Abmessungen im Bereich von 500 nm mal ungefähr 500 nm oder im Bereich von 250 nm mal ungefähr 250 nm oder im Bereich von 100 nm mal ungefähr 100 nm oder 60 nm mal ungefähr 60 nm haben, wobei der Bereich quadratisch oder rechteckig sein kann. In verschiedenen Ausführungsformen können die Bereiche zwischen den Inseln eine Fläche im Bereich von ungefähr 3.600 nm2 bis ungefähr 250.000 nm2 haben, wobei der Bereich rechteckig sein kann.
  • 4 ist eine Darstellung eines Substrats mit geätzten Vertiefungen und einer mit einem Muster versehenen Flächenschicht für eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In einer oder mehreren Ausführungsformen kann ein Teil des Substrats 100 so geätzt werden, dass er vertiefte Bereiche 150 in dem Substrat 100 ausbildet, wobei die vertieften Bereiche 150 zum Ausbilden von flachen Grabenisolations- (STI) Bereichen verwendet werden können.
  • 5 ist eine Darstellung eines Substrats mit vertieften Bereichen mit einer dielektrischen Füllung für eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Eine dielektrische Materialschicht 300 kann über dem Substrat 100 und den Inseln 220 abgeschieden werden, um die vertieften Bereiche 150 des Substrats 100 zu füllen. In verschiedenen Ausführungsformen kann die dielektrische Materialschicht 300 Siliciumoxid (SiO2), Siliciumoxinitrid (SiON) oder Siliciumnitrid (SiN) sein, wobei die chemische Zusammensetzung der dielektrischen Materialschicht 300 sich von der chemischen Zusammensetzung der Inseln 220 unterscheidet. Der Unterschied zwischen dem Material der Inseln 220 und der dielektrischen Materialschicht 300 kann selektive Ätzraten und/oder einen Ätzstopp bereitstellen. In verschiedenen Ausführungsformen ist die Dicke der abgeschiedenen dielektrischen Materialschicht 300 ausreichend, um die vertieften Bereiche 150 und die Inseln 220 zu bedecken, wobei die Höhe der dielektrischen Materialschicht 300 über dem vertieften Bereich größer als die Höhe des Substrats und der Inseln 220 über einer tiefsten Fläche 155 der vertieften Bereiche 150 ist. Die dielektrische Materialschicht 300 kann konform in den vertieften Bereichen 150 abgeschieden werden.
  • 6 ist eine Darstellung eines Substrats mit flachen Grabenisolations- (STI) Bereichen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Die dielelektrische Materialschicht 300 kann zurückgeätzt und/oder chemomechanisch poliert werden, um eine planare Fläche 350 auszubilden. Die vertieften Bereiche 150, die mit der dielektrischen Materialschicht 300 gefüllt und durch die tiefste Fläche 155 der vertieften Bereiche 150, die planare Fläche 350 und die Seitenwände 180 des Substrats 100 und die Inseln 220 begrenzt werden, bilden die flachen Grabenisolationsbereiche 330 aus. In verschiedenen Ausführungsformen kann die dielektrische Materialschicht 300 eine abgeschiedene SiO2-Schicht sein. Die Dicke der Inseln kann größer als die endgültige Dicke sein, um zu ermöglichen, dass die Fläche der Inseln 220 auf eine endgültige Dicke zurückgeätzt oder -poliert wird. Die STI-Bereiche 330 trennen die Inseln 220 und stellen eine elektrische Isolierung zwischen den Substratbereichen unter den Inseln 220 bereit.
  • 7 ist eine Darstellung eines Substrats mit freigelegten Substratbereichen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In einer oder mehreren Ausführungsformen kann eine Insel 220 durch Ätzen entfernt werden, um einen darunterliegenden Teil des Substrats 100 freizulegen, während andere Inseln 220 auf dem Substrat verbleiben. Ein selektives Ätzen von einer oder mehreren Inseln kann mittels Nassätzen oder reaktivem lonenätzen bewerkstelligt werden. Über bestimmten Inseln 220 kann eine Maske ausgebildet werden, um ein selektives Entfernen von einer oder mehreren Inseln in einem oder mehreren getrennten Ätzschritten zu ermöglichen.
  • 8 ist eine Darstellung eines Substrats mit freigelegten Substratbereichen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In verschiedenen Ausführungsformen kann das Substrat 100 unter der vorher entfernten Insel bzw. unter den vorher entfernten Inseln 220 geätzt werden, um die Höhe des Substrats zu verringern und die Tiefe der ersten Vertiefung 170 zwischen zwei flachen Grabenisolationsbereichen 330 zu vergrößern. Die freigelegte Substratfläche 190 am Boden der ersten Vertiefung 170 (d.h. der ersten Bodenfläche) kann für ein epitaktisches Wachstum geeignet sein. Die freigelegte Substratfläche 190 kann gesäubert und für das epitaktische Wachstum eines Drain-Materials oder eines Source-Materials vorbereitet werden. Zwar wurden Ausführungsformen mit einem Drain-Bereich beschrieben, der auf dem Substrat ausgebildet wurde, doch dient dies nur zu Beschreibungszwecken und sollte nicht als Einschränkung ausgelegt werden, da ein Source-Bereich, der auf dem Substrat ausgebildet wird, als innerhalb des erfinderischen Schutzumfangs betrachtet wird.
  • In verschiedenen Ausführungsformen ist die endgültige Vertiefungstiefe der Substratfläche geringer als die Tiefe der benachbarten STI-Bereiche. Die flachen Grabenisolationsbereiche 330 können eine Tiefe im Bereich von ungefähr 10 nm bis ungefähr 300 nm oder in dem Bereich von ungefähr 25 nm bis ungefähr 250 nm oder in dem Bereich von ungefähr 50 nm bis ungefähr 200 nm haben.
  • 9 ist eine Darstellung eines Substrats mit einem ersten Drain-Bereich einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In einer oder mehreren Ausführungsformen wird ein erster Drain 400 auf der Fläche 190 des Substrats 100 zwischen den flachen Grabenisolationsbereichen 330 ausgebildet. Der erste Drain 400 kann epitaktisch auf der Fläche 190 mittels CVD, PE-CVD, ALD, PE-ALD oder Kombinationen davon gezüchtet werden und die Kristallausrichtung des Substrats haben.
  • In einer oder mehreren Ausführungsformen kann ein erster Drain 400 Silicium (Si), Siliciumcarbid (SiC), oder Siliciumgermanium (SixGey) sein. In verschiedenen Ausführungsformen kann der erste Drain 400 mit Bor, Phosphor oder Kohlenstoff dotiert sein, um einen n-FET oder einen p-FET auszubilden. In einer oder mehreren Ausführungsformen kann der erste Drain 400 Bor-dotiertes Siliciumgermanium (SiGe-B) oder Phosphor-dotiertes Siliciumcarbid (SiC-P) sein. In einer Ausführungsform wird ein n-FET unter Verwendung von SiGe ausgebildet, und ein p-FET wird unter Verwendung von SiC ausgebildet. In verschiedenen Ausführungsformen wird Arsen nicht als Dotiermittel verwendet.
  • In verschiedenen Ausführungsformen kann der erste Drain 400 eine Dicke im Bereich von ungefähr 10 nm bis ungefähr 250 nm oder in dem Bereich von ungefähr 20 nm bis ungefähr 150 nm oder in dem Bereich von ungefähr 50 nm bis ungefähr 100 nm haben. Die Grenzfläche zwischen dem Substrat 100 und der Bodenfläche des ersten Drains 400 kann über der Grenzfläche zwischen dem Substrat 100 und der Bodenfläche des STI-Bereichs bzw. der STI-Bereiche 330 liegen, wobei die STI-Bereiche 330 die STI-Bereiche sein können, die dem ersten Drain 400 benachbart sind. In verschiedenen Ausführungsformen können dem ersten Drain 400 Dotiermittel in situ während des epitaktischen Wachstums des Drains oder ex situ mithilfe einer lonenimplantationstechnik hinzugefügt werden. Die Dotiermittelkonzentration innerhalb von < 5 nm der ersten Drain-Fläche kann im Wesentlichen frei sein (d.h. eine Konzentration von ungefähr Null), um das epitaktische Kanalwachstum auf der freigelegten Fläche des Drains 400 zu ermöglichen.
  • 10 ist eine Darstellung eines Substrats mit einer Hartmaske für eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Über dem ersten Drain 400, den flachen Grabenisolationsbereichen 330 und den Inseln 220 kann eine Hartmaske 500 ausgebildet werden. In verschiedenen Ausführungsformen kann die Hartmaske 500 ein Oxid, Borid, Carbid oder ein Nitrid sein, wobei die Hartmaske 500 mit dem Drain-Material kompatibel ist. In verschiedenen Ausführungsformen ist die Hartmaske Siliciumnitrid.
  • 11 ist eine Darstellung eines Substrats mit einer teilweise entfernten Hartmaske für eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Die Hartmaske 500 kann von einer oder mehreren Inseln 220 entfernt werden, um die eine oder die mehreren Inseln 220 zum Entfernen freizulegen, während der erste Drain 400 geschützt wird. Teile der Hartmaske 500 können durch selektives Maskieren und Ätzen entfernt werden.
  • 12 ist eine Darstellung eines Substrats mit freigelegten Substratbereichen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Die Insel bzw. die Inseln 220 kann bzw. können entfernt werden, wobei das Inselmaterial nassgeätzt oder trockengeätzt werden kann, um das darunterliegende Substrat 100 freizulegen.
  • 13 ist eine Darstellung eines Substrats mit freigelegten Substratbereichen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In verschiedenen Ausführungsformen kann das Substrat 100 unter der vorher entfernten Insel 220 geätzt werden, um die Höhe des Substrats zu verringern und die Tiefe der zweiten Vertiefung 175 zwischen zwei flachen Grabenisolationsbereichen 330 zu vergrößern. Nach dem Ätzen kann die Höhe des Substrats über der Grenzfläche zwischen dem Substrat 100 und den benachbarten STI-Bereichen 330 liegen. Die freigelegte Substratfläche 195 am Boden der zweiten Vertiefung 175 (d.h. der zweiten Bodenfläche) kann für ein epitaktisches Wachstum geeignet sein. Die freigelegte Substratfläche 195 kann gesäubert und für das epitaktische Wachstum eines Drain-Materials oder eines Source-Materials vorbereitet werden.
  • 14 ist eine Darstellung eines Substrats mit einem zweiten Drain-Bereich einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In einer oder mehreren Ausführungsformen wird ein zweiter Drain 600 auf der zweiten Bodenfläche 195 des Substrats 100 zwischen den flachen Grabenisolationsbereichen 330 ausgebildet. Der zweite Drain 600 kann epitaktisch auf der Fläche 190 mittels CVD, PE-CVD, ALD, PE-ALD oder Kombinationen davon gezüchtet werden und die Kristallausrichtung des Substrats haben.
  • In einer oder mehreren Ausführungsformen kann ein zweiter Drain 600 Silicium (Si), Siliciumcarbid (SiC), oder Siliciumgermanium (SixGey) sein. In verschiedenen Ausführungsformen kann der zweite Drain 600 mit Bor, Phosphor oder Kohlenstoff dotiert sein, um einen n-FET oder einen p-FET auszubilden. In einer oder mehreren Ausführungsformen kann der zweite Drain 600 Bor-dotiertes Siliciumgermanium (SiGe-B) oder Phosphor-dotiertes Siliciumcarbid (SiC-P) sein. In verschiedenen Ausführungsformen wird Arsen nicht als Dotiermittel für den Drain bzw. die Drains verwendet.
  • In verschiedenen Ausführungsformen kann der zweite Drain 600 aus einem anderen Material bestehen und/oder mit einem anderen Material dotiert werden als der erste Drain 400. Der zweite Drain 600 kann ein Material des Typs n sein, und der erste Drain 400 kann ein Material des Typs p sein, oder der zweite Drain 600 kann ein Material des Typs p sein, und der erste Drain 400 kann ein Material des Typs n sein.
  • In verschiedenen Ausführungsformen kann der zweite Drain 600 eine Dicke im Bereich von ungefähr 10 nm bis ungefähr 250 nm oder in dem Bereich von ungefähr 20 nm bis ungefähr 150 nm oder in dem Bereich von ungefähr 50 nm bis ungefähr 100 nm haben. Die Grenzfläche zwischen dem Substrat 100 und der Bodenfläche des zweiten Drains 600 kann über der Grenzfläche zwischen dem Substrat 100 und der Bodenfläche des STI-Bereichs 330 liegen, wobei die STI-Bereiche 330 die STI-Bereiche sein können, die dem zweiten Drain 600 benachbart sind. In verschiedenen Ausführungsformen können dem zweiten Drain 600 Dotiermittel in situ während des epitaktischen Wachstums des zweiten Drains oder ex situ mithilfe einer lonenimplantationstechnik hinzugefügt werden. Die Dotiermittelkonzentration innerhalb von < 5 nm der Fläche des zweiten Drains 600 kann im Wesentlichen frei sein (d.h. eine Konzentration von ungefähr Null), um das epitaktische Kanalwachstum auf der freigelegten Fläche des Drains 600 zu ermöglichen. Der erste Drain 400 und der zweite Drain 600 können dieselbe Höhe oder verschiedene Höhen haben. Die STI-Bereiche 330 können den ersten Drain 400 von dem zweiten Drain 600 trennen und eine elektrische Isolierung zwischen dem Drain 400 und dem Drain 600 bereitstellen.
  • 15 ist eine Darstellung eines Substrats mit einer Hartmaske, die von der elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform entfernt wurde. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Die Hartmaske kann von dem zweiten Drain 600 und den flachen Grabenisolationsbereichen 330 mittels Ätzen entfernt werden. Die freigelegten Flächen des ersten Drains 400 und des zweiten Drains 600 können für ein epitaktisches Wachstum eines Kanalmaterials durch Reinigen und/oder thermische Behandlung vorbereitet werden.
  • 16 ist eine Darstellung eines Substrats mit einem Kanalmaterial, das die elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In einer oder mehreren Ausführungsformen wird ein Kanalmaterial 700 auf mindestens einem ersten Drain 400 und einem zweiten Drain 600 ausgebildet. Das Kanalmaterial 700 kann epitaktisch gezüchtet werden, um sich über die oberste(n) Fläche(n) der STI-Bereiche 330 zu erstrecken, wobei überschüssiges Kanalmaterial 700 geätzt oder chemomechanisch poliert werden kann, um eine glatte, ebene Fläche 710 bereitzustellen, wobei die Fläche 710 des Kanalmaterials 700 für epitaktisches Wachstum geeignet sein kann.
  • In einer oder mehreren Ausführungsformen kann das Kanalmaterial 700 intrinsisches Si, SixGey, GaAs und InGaAs sein. Das Kanalmaterial kann epitaktisch auf der freigelegten Fläche des ersten Drains 400 und/oder des zweiten Drains 600 gezüchtet werden, wobei eine Kanalmaterial/Drain-Grenzfläche zwischen dem Drain 400 und/oder dem Drain 600 und dem Kanalmaterial ausgebildet werden kann. Das Kanalmaterial kann gleichzeitig auf dem ersten Drain 400 und dem zweiten Drain 600 gezüchtet werden. In verschiedenen Ausführungsformen kann die Grenzfläche 720 bestimmte elektronische Eigenschaften haben, zum Beispiel verbesserte Trägermobilitäts- und Transportmerkmale auf Grundlage der Kristallstruktur und - ausrichtung des ersten Drains 400 und/oder des zweiten Drains 600, zum Beispiel kann ein abgeschiedenes SixGey aufgrund einer Kristallgitterfehlanpassung an der Kanalmaterial/Drain-Grenzfläche 720 gespannt sein.
  • 17 ist eine Darstellung eines Substrats mit Rippenkanälen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Das Kanalmaterial kann maskiert und/oder geätzt werden, um Mulden 740 zwischen einer Mehrzahl von Kanalrippen 750 zu erzeugen, wobei die Kanalrippen 750 Säulen mit einem proximalen Ende benachbart zur Fläche eines ersten Drains 400 oder zweiten Drains 600 sein können und sich senkrecht von der Fläche des ersten Drains 400 oder des zweiten Drains 600 erstrecken. Die Mulden 740 können zwischen den Rippenkanälen 750 durch RIE ausgebildet werden. Die Kanalrippen 750 können dadurch dem ersten Drain oder dem zweiten Drain zugehörig sein.
  • In verschiedenen Ausführungsformen kann ein einzelner Abschnitt des Kanalmaterials 700 geätzt werden, um zwischen 1 bis 25 Rippenkanäle oder 1 bis 15 Rippenkanäle oder 1 bis 10 Rippenkanäle, 2 bis 10 Rippenkanäle oder 1 bis 5 Rippenkanäle oder 2 bis 5 Rippenkanäle oder 2 bis 3 Rippenkanäle zu erzeugen. Die Größe des Abschnitts des Kanalmaterials 700 kann auf der vorab festgelegten Anzahl von Rippenkanälen beruhen, die aus dem Abschnitt des Kanalmaterials ausgebildet werden sollen, wobei die Größe des Abschnitts des Kanalmaterials durch die Größe des ersten Drains 400 oder zweiten Drains 600 bestimmt wird, was von der Größe der Inseln 220 abhängt. In verschiedenen Ausführungsformen erstreckt sich eine Mehrzahl von Rippenkanälen 750 von demselben Drain 400 oder von demselben Drain 600, sodass Strom, der durch den ersten Drain 400 oder den zweiten Drain 600 fließt, auf die Mehrzahl der darauf ausgebildeten Rippenkanäle 750 verteilt wird.
  • In Ausführungsformen, in denen ein einzelner Rippenkanal auf dem ersten Drain 400 oder dem zweiten Drain 600 ausgebildet wird, können Mulden 740 zwischen den Seiten des Rippenkanals 750 und Seitenwänden der STI-Bereiche 330 ausgebildet werden. In Ausführungsformen, in denen mehrere Rippenkanäle 750 auf dem ersten Drain 400 oder dem zweiten Drain 600 ausgebildet werden, können Mulden 740 zwischen den Seiten des Rippenkanals 750, die den Seitenwänden der STI-Bereiche 330 zugewandt sind, ausgebildet werden.
  • Die Höhe des Rippenkanals 750 in der z-Richtung kann im Bereich von ungefähr 30 nm bis ungefähr 400 nm oder in dem Bereich von ungefähr 50 nm bis ungefähr 300 nm oder in dem Bereich von ungefähr 75 nm bis ungefähr 200 nm liegen. In verschiedenen Ausführungsformen kann die Breite des Rippenkanals 750 in der x-Richtung im Bereich von ungefähr 5 nm bis ungefähr 30 nm oder in dem Bereich von ungefähr 10 nm bis ungefähr 20 nm liegen. In verschiedenen Ausführungsformen kann das Aspektverhältnis des Rippenkanals 750 im Bereich von ungefähr 3 bis ungefähr 40 oder in dem Bereich von ungefähr 5 bis ungefähr 20 oder in dem Bereich von ungefähr 7 bis ungefähr 10 liegen. In verschiedenen Ausführungsformen kann der Rippenkanal 750 eine Länge in der y-Richtung im Bereich von ungefähr 10 nm bis ungefähr 2.000 nm oder in dem Bereich von ungefähr 20 nm bis ungefähr 1.000 nm oder in dem Bereich von ungefähr 25 nm bis ungefähr 500 nm haben, wobei die Länge in der y-Richtung größer als die Breite in der x-Richtung ist. In einem nicht-einschränkenden Beispiel kann ein Rippenkanal 750 eine Breite in der x-Richtung von 5 nm, eine Länge in der y-Richtung von 100 nm und eine Höhe in der z-Richtung von ungefähr 200 nm haben.
  • Die Anzahl und Größe der Rippenkanäle 750, die ausgebildet werden sollen, kann auf der vorgesehenen Strombelastbarkeit der elektronischen Einheitenstruktur beruhen. Die Anzahl und Größe der Rippenkanäle korreliert mit der Größe der Inseln 200, wobei mehr oder größere Rippenkanäle 750 auf Drains größerer Bereiche ausgebildet werden können.
  • 18 ist eine Darstellung eines Substrats mit einem Low-k-Dielektrikummaterial, das die elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Auf einer oder mehreren Ausführungsformen wird ein erstes Low-k-Dielektrikummaterial 800 über den Rippenkanälen 750 in den Mulden 740 ausgebildet, um Low-k-Abstandhalter auszubilden, die die Rippenkanäle 750 isolieren. Das erste Low-k-Dielektrikummaterial 800 kann die flachen Grabenisolationsbereiche 330 vergraben. In verschiedenen Ausführungsformen kann das erste Low-k-Abstandhaltermaterial SiBCN, SiOCN, SiN oder eine Kombination davon sein.
  • 19 ist eine Darstellung eines Substrats mit einem Low-k-Dielektrikummaterial, das die elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Ein Teil des ersten Low-k-Dielektrikum Materials 800 kann durch chemomechanisches Polieren entfernt werden, um eine ebene, gleichförmige Fläche 810 bereitzustellen. Die Höhe des ersten Low-k-Dielektrikum Materials 800 kann auf die Höhe der Rippenkanäle 750 durch chemomechanisches Polieren verringert werden, um eine glatte, planare Fläche auszubilden.
  • 20 ist eine Darstellung eines Substrats mit einem Low-k-Dielektrikummaterial, das die elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Das erste Low-k-Dielektrikummaterial 800 kann bis zu einer vorab festgelegten Tiefe entfernt werden, wobei mindestens ein über den ersten dielektrischen Abstandhaltern 820 freigelegter Teil der Rippenkanäle 750 verbleibt. In verschiedenen Ausführungsformen ist die oberste Fläche des ersten dielektrischen Low-k-Abstandhalters 820 koplanar mit der obersten Fläche der flachen Grabenisolationsbereiche 330. Der erste dielektrische Low-k-Abstandhalter bzw. die ersten dielektrischen Low-k-Abstandhalter 820 kann bzw. können zu mindestens einem Teil jeder der Rippenkanäle 750 benachbart sein.
  • In verschiedenen Ausführungsformen wird eine Austrittsarbeitmetall- (WFM) Schicht 900 über freigelegten Teilen der Rippenkanäle 750, des STI-Bereichs 330 und der ersten dielektrischen Low-k-Abstandhalter 820 ausgebildet, wobei die Austrittsarbeitmetallschicht 900 konform abgeschieden werden kann. Das WFM kann mehrere abgeschiedene Schichten enthalten. In verschiedenen Ausführungsformen kann die WFM-Schicht 900 mittels ALD oder PE-ALD abgeschieden werden.
  • In verschiedenen Ausführungsformen setzt sich die WFM-Schicht 900 aus mindestens einer High-k-Oxidschicht und mindestens einer Gate-Metallschicht zusammen, wobei das High-k-Oxid HfO2, HfSiO4, HfSiON, La2O3, Ta2O5, ZrO2 und/oder SrTiO3 oder Kombinationen davon sein kann, und das Gate-Metall TiN, HfN, TaN, TiC, TaC, HfC, WC, TiAIN oder Kombinationen davon sein kann, wobei die WFM-Schicht 900 mehrere Metallschichten haben kann. In verschiedenen Ausführungsformen kann das Gate-Metall ein Metallnitrid sein, wobei das Metallnitrid TiN, HfN, TaN, TiAIN oder Kombinationen davon sein kann. In verschiedenen Ausführungsformen ist ein WFM-Zwischenschichtdielektrikum (ILD) das High-k-Oxid, das vor dem Gate-Metall ausgebildet wird. In einer oder mehreren Ausführungsformen ist die High-k-Oxidschicht dem Rippenkanal 750 benachbart und bildet eine Grenzfläche mit den vertikalen Seitenflächen des Rippenkanals 750 aus. Eine High-k-Oxidschicht kann vor der Gate-Metallschicht ausgebildet werden, wobei die High-k-Oxidschicht sich direkt auf mindestens einem Teil des Rippenkanals 750 befindet.
  • 21 ist eine Darstellung eines Substrats mit einer WFM-Schicht einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Die Austrittsarbeitmetallschicht 900 kann selektiv entfernt werden, um Austrittsarbeitmetallkappen 920 auf den freigelegten oberen und Seitenflächen der Rippenkanäle 750 zu belassen. Die WFM-Schicht 900 kann durch Maskieren und Ätzen jedes der High-k-Oxid- und Metallnitrid-Materialien entfernt werden. In verschiedenen Ausführungsformen können die Austrittsarbeitmetallkappen 920 eine Dicke von weniger als ungefähr 15 nm haben, wobei die Dicke der WFM-Kappe 920 eine Summe aus mindestens einer High-k-Oxidschichtdicke und der mindestens einen Metallnitridschichtdicke ist.
  • 22 ist eine Darstellung eines Substrats mit WFM-Kappen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Der oberste Teil der Austrittsarbeitmetallkappen 920 kann durch Ätzen oder Polieren entfernt werden, um die oberen Enden der Rippenkanäle 750 offenzulegen, wobei die Seiten der WFM-Kappe 920 auf jeder Seite der Rippenkanäle 750 verbleiben. In verschiedenen Ausführungsformen können die WFM-Kappen 920 eine Dicke im Bereich von ungefähr 5 nm bis ungefähr 15 nm oder eine Dicke in dem Bereich von ungefähr 7 nm bis ungefähr 10 nm oder eine Dicke von ungefähr 7 nm haben.
  • 23 ist eine Darstellung eines Substrats mit Gate-Material, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Ein Gate-Material 1000 kann über den oberen Enden der Rippenkanäle 750 und Austrittsarbeitmetallkappen 920 ausgebildet werden, wobei das Gate-Material die Mulden 740 zwischen den WFM-Kappen 920 und zwischen den WFM-Kappen 920 und STI-Bereichen 330 füllt. Die STI-Bereiche 330 und die ersten dielektrischen Low-k-Abstandhalter 820 können unter dem Gate-Material 1000 vergraben sein. In verschiedenen Ausführungsformen ist das Gate-Material 1000 ein Metall, wobei das Metall Wolfram (W), Wolframnitrid (WN) oder Kombinationen davon sein kann. In einer oder mehreren Ausführungsformen ist das Gate-Material 1000 Wolfram (W). Das Gate-Material 1000 kann mittels CVD oder PE-CVD abgeschieden werden.
  • In einer oder mehreren Ausführungsformen werden das Gate-Material 1000 und die WFM-Kappe 920 von dem ersten Drain 400 und/oder dem zweiten Drain 600 durch die ersten dielektrischen Low-k-Abstandhalter 820 getrennt, die auch eine Isolierung des ersten Drains 400 und/oder des zweiten Drains 600 von den leitenden Schichten des Gate-Materials 1000 und der WFM-Kappe 920 bereitstellen können.
  • 24 ist eine Darstellung eines Substrats mit einem Gate-Material mit verringerter Höhe, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Ein Teil des Gate-Materials 1000 kann durch chemomechanisches Polieren entfernt werden, um eine ebene, gleichförmige Fläche bereitzustellen, wobei die oberste Fläche des Gate-Materials 1000 mit den obersten Flächen der Rippenkanäle 750 koplanar sein kann.
  • 25 ist eine Darstellung und vergrößerte Einschubansicht eines Substrats mit einem Gate-Material mit verringerter Höhe, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Das Gate-Material 1000 kann bis zu einer vorab festgelegten Tiefe entfernt werden, wobei mindestens ein über dem Gate-Material 1000 freigelegter Teil der Rippenkanäle 750 verbleibt. Eine Höhe des Gate-Materials wird belassen, um Gate-Vorstufen 1020 auszubilden. In verschiedenen Ausführungsformen kann die Höhe der Gate-Vorstufe 1020 über der Fläche des dielektrischen Low-k-Abstandhalters 820 im Bereich von ungefähr 15 nm bis ungefähr 300 nm oder in dem Bereich von ungefähr 15 nm bis ungefähr 100 nm oder in dem Bereich von ungefähr 15 nm bis ungefähr 50 nm liegen. In verschiedenen Ausführungsformen steht die Höhe der Gate-Vorstufen 1020 in der z-Richtung mit der Höhe des Rippenkanals in Beziehung, wobei die Höhe der Gate-Vorstufe geringer als die Höhe des Rippenkanals 750 in der z-Richtung ist. In verschiedenen Ausführungsformen kann die Höhe der Gate-Vorstufe 1020 geringer oder gleich der Höhe der WFM-Kappe 920 sein, wobei die Höhe der WFM-Kappe 920 anschließend verringert werden kann, um ungefähr gleich der Höhe der Gate-Vorstufe 1020 zu sein.
  • 26 ist eine vergrößerte Einschubansicht eines Substrats mit einem Gate-Material mit verringerter Höhe, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Die vergrößerte Einschubansicht von 25, die eine Drain- und RippenkanalBaugruppe veranschaulicht, wird ebenfalls in 26 gezeigt. Der Einschub zeigt drei Rippenkanäle, die sich von und elektrisch verbunden zu demselben ersten Drain 400 erstrecken, und die WFM-Kappen 920 mit einer größeren Höhe als die Gate-Vorstufen 1020. Die WFM-Kappe trennt die Gate-Vorstufe 1020 elektrisch von dem Rippenkanal 750. Die WFM-Kappen 920 und die Gate-Vorstufen 1020 sind von dem ersten Drain 400 durch die ersten dielektrischen Low-k-Abstandhalter 820 und den STI-Bereich bzw. die STI-Bereiche 330 isoliert. Das Wolfram der Gate-Vorstufe 1020 ist von dem Rippenkanal 750 durch die High-k-Dielektrikumschicht der WFM-Kappen 920 isoliert.
  • 27 ist eine vergrößerte Einschubansicht eines Substrats mit einer Gate-Vorstufe mit verringerter Höhe und einer WFM-Kappe, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In verschiedenen Ausführungsformen kann die WFM-Kappe 920 über der Ebene der Gate-Vorstufe 1020 entfernt werden, um die Seitenwände des Rippenkanals 750 über der obersten Fläche der Gate-Vorstufe 1020 freizulegen, wobei die WFM-Kappe 920 durch Ätzen entfernt werden kann. Nach dem Entfernen der Teile der WFM-Kappen 920, die sich über die Gate-Vorstufe 1020 erstrecken, können die WFM-Kappen 920 und die Gate-Vorstufe 1020 ungefähr dieselbe Höhe haben. In verschiedenen Ausführungsformen erstreckt sich der Rippenkanal 750 ungefähr 25 nm bis ungefähr 100 nm über den WFM-Kappen 920 und der Gate-Vorstufe 1020, oder in dem Bereich von ungefähr 35 nm bis ungefähr 75 nm über den WFM-Kappen 920 und der Gate-Vorstufe 1020.
  • 28 ist eine vergrößerte Einschubansicht eines Substrats mit einem Wegwerf-Abstandhalter, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Ein Wegwerf-Abstandhaltermaterial 1100 kann über den freigelegten Flächen der Rippenkanäle 750 ausgebildet werden, wobei das Wegwerf-Abstandhaltermaterial eine dünne konforme Oxid- oder Nitrid-Schicht sein kann (z.B. SiO2, SiN). In verschiedenen Ausführungsformen kann das Wegwerf-Abstandhaltermaterial 1100 mittels eines ALD- oder PE-ALD-Prozesses ausgebildet werden. Die Dicke des Wegwerf-Abstandhaltermaterials 1100 kann zumindest an den Seitenwänden des Rippenkanals 750 ausreichend sein, um sich über die Dicke der WFM-Kappe 920 hinaus zu erstrecken, um die Dicke eines Gates 1030 zu definieren, wobei, wenn die WFM-Kappe 920 zum Beispiel eine Dicke von ungefähr 7 nm in der x- und der y-Richtung hat, die Dicke des Wegwerf-Abstandhaltermaterials 1100 in dem Bereich von ungefähr 9 bis ungefähr 12 nm liegt, sodass die Dicke des Gates in dem Bereich von ungefähr 2 nm bis ungefähr 5 nm liegen kann. In verschiedenen Ausführungsformen ist die Dicke der Wegwerf-Abstandhalterkappen 1120 größer als die Dicke der Austrittsarbeitmetallkappe 920, sodass ein Überhang ausgebildet wird, der sich horizontal über die Gate-Vorstufe(n) 1020 erstreckt. In verschiedenen Ausführungsformen kann die Dicke des abgeschiedenen Wegwerf-Abstandhaltermaterials 1100 in dem Bereich von 2 nm bis 3 nm größer als die Dicke der WFM-Kappen 920 sein.
  • 29 ist eine vergrößerte Einschubansicht eines Substrats mit einem Wegwerf-Abstandhalter, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Das Wegwerf-Abstandhaltermaterial 1100 auf den Flächen der Gate-Vorstufe 1020 kann entfernt werden, um mindestens einen Teil der Gate-Vorstufen 1020 zwischen den Rippenkanälen 750 freizulegen, wobei das Wegwerf-Abstandhaltermaterial an den Seitenwänden der Rippenkanäle 750 verbleibt. Das Wegwerf-Abstandhaltermaterial 1100 wird von den horizontalen Flächen zwischen den vertikalen Rippenkanälen 750 entfernt, um Wegwerf-Abstandhalterkappen 1120 über den freigelegten Flächen der vertikalen Rippenkanäle 750 auszubilden. Die Wegwerf-Abstandhalterkappen 1120 können Masken für ein anschließendes Ätzen von mindestens einem Teil der Gate-Vorstufen 1020 zum Ausbilden von Gates 1030 sein.
  • 30 ist eine vergrößerte Einschubansicht eines Substrats mit einem Wegwerf-Abstandhalter, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In einer oder mehreren Ausführungsformen kann der Teil der Gate-Vorstufen 1020, der zwischen den Wegwerf-Abstandhalterkappen 1120 freigelegt ist, zum Beispiel mittels RIE entfernt werden, um die Gates 1030 auszubilden, wobei die Gates 1030 eine Dicke in dem Bereich von ungefähr 2 nm bis ungefähr 5 nm oder in dem Bereich von ungefähr 2 nm bis ungefähr 3 nm haben können. Die Gates 1030 können benachbart zu der Austrittsarbeitmetallkappe 920 ausgebildet werden, wobei die Gates 1030 eine Grenzfläche mit der Gate-Metallschicht der WFM-Kappe 920 ausbilden können, und wobei die Gate-Metallschicht eine Metallnitridschicht sein kann. Der freigelegte Teil der Gate-Vorstufen 1020 kann bis zu der Fläche der ersten dielektrischen Low-k-Abstandhalter 820 hinunter entfernt werden, wobei das Material der ersten dielektrischen Low-k-Abstandhalter 820 als ein Ätzstopp wirken kann. In verschiedenen Ausführungsformen können die Gates 1030 eine Höhe in der z-Richtung von ungefähr 20 nm bis ungefähr 300 nm, oder von ungefähr 50 nm bis ungefähr 200 nm, oder von ungefähr 75 nm bis ungefähr 100 nm haben, wobei die Höhe der Gates 1030 geringer als die Höhe der WFM-Kappe 920 und der Rippenkanäle 750 ist.
  • 31 ist eine vergrößerte Einschubansicht eines Substrats mit einem freigelegten Rippenkanal und einer Gate-Struktur, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In verschiedenen Ausführungsformen können die Wegwerf-Abstandhalterkappen 1120 entfernt werden, um den distalen Endteil der Rippenkanäle 750 freizulegen, wobei die Wegwerf-Abstandhalterkappen 1120 mittels Ätzen entfernt werden können. Das Gate 1030 und die WFM-Kappe 920 bilden eine Gate-Struktur mit dem Rippenkanal 750 zur Stromsteuerung durch den Rippenkanal 750 aus, wobei die Gate-Struktur auf vier Seiten sein und den Rippenkanal 750 umgeben kann. In verschiedenen Ausführungsformen kann die Gate-Struktur eine Höhe im Bereich von ungefähr 20 nm bis ungefähr 300 nm oder von ungefähr 50 nm bis ungefähr 200 nm oder von ungefähr 75 nm bis ungefähr 100 nm haben.
  • 32 ist eine vergrößerte Einschubansicht eines Substrats mit einer Gate-Struktur und Low-k-Dielektrikummaterial, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In verschiedenen Ausführungsformen kann ein zweites Low-k-Dielektrikummaterial 1200 über dem freigelegten distalen Endteil der Rippenkanäle 750 und in den Räumen zwischen den Gates 1030 ausgebildet werden. In verschiedenen Ausführungsformen kann das zweite Low-k-Dielektrikummaterial 1200 dasselbe wie das erste Low-k-Dielektrikummaterial 800 sein, das benachbart zu dem ersten Drain 400 und dem zweiten Drain 600 ausgebildet wurde. Das zweite Low-k-Dielektrikummaterial 1200 kann ein Oxid sein. In verschiedenen Ausführungsformen kann das zweite Low-k-Dielektrikummaterial 1200 konform abgeschieden werden.
  • 33 ist eine vergrößerte Einschubansicht eines Substrats mit einer Gate-Struktur und Low-k-Dielektrikummaterial, das eine elektronische Einheitenstruktur gemäß einer beispielhaften Ausführungsform ausbildet. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Das zweite Low-k-Dielektrikummaterial 1200 kann mittels Ätzen oder chemomechanischem Polieren auf die Ebene des oberen Endes der Rippenkanäle 750 entfernt werden, um zweite dielektrische Low-K-Abstandhalter 1220 zwischen den Rippenkanälen 750 auszubilden. Die zweiten dielektrischen Low-K-Abstandhalter 1220 können die Rippenkanäle voneinander und den anderen benachbarten Komponenten isolieren. In verschiedenen Ausführungsformen können die zweiten dielektrischen Low-K-Abstandhalter 1220 aus demselben Material wie die ersten dielektrischen Low-K-Abstandhalter 820 bestehen, wobei die ersten dielektrischen Low-K-Abstandhalter 820 und die zweiten dielektrischen Low-K-Abstandhalter 1220 im Wesentlichen dieselben elektrischen Eigenschaften haben können.
  • 34 ist eine Darstellung eines Substrats mit dielektrischen Low-k-Abstandhaltern und freigelegten Rippenkanälen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Die Höhe der zweiten dielektrischen Low-K-Abstandhalter 1220 kann verringert werden, um einen Teil des distalen Endes der Rippenkanäle 750 freizulegen. Die Höhe der zweiten dielektrischen Low-K-Abstandhalter 1220 kann durch Ätzen verringert werden.
  • 35 ist eine Darstellung eines Substrats mit einem Zwischenschicht-Dielektrikum einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Eine dielektrische Zwischenschicht- (ILD) Materialschicht 1300 kann über dem distalen Ende der Rippenkanäle 750 ausgebildet werden, um eine elektrische Isolierung zwischen den Rippenkanälen 750 bereitzustellen. In verschiedenen Ausführungsformen ist das Zwischenschicht-Dielektrikum SiO2. In verschiedenen Ausführungsformen ist das Zwischenschicht-Dielektrikum nicht Si3N4. Das SiO2 kann über den zweiten dielektrischen Low-k-Abstandhaltern 1220 und den freigelegten Teilen des distalen Endes der Rippenkanäle 750 abgeschieden werden, wobei die ILD-Materialschicht 1300 konform abgeschieden werden kann. Ein Teil der dielektrischen Zwischenschicht- (ILD) Materialschicht 1300 kann durch chemomechanisches Polieren entfernt werden, um eine ebene, gleichförmige Fläche bereitzustellen, wobei die oberste Fläche der dielektrischen Zwischenschicht- (ILD) Materialschicht 1300 mit den oberen Enden der Rippenkanäle 750 koplanar sein kann. In verschiedenen Ausführungsformen unterscheidet sich das ILD-Material von dem Material der zweiten dielektrischen Low-k-Abstandhalter 1220.
  • 36 ist eine Darstellung eines Substrats mit einem Zwischenschicht-Dielektrikum und einer Hartmaske einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Eine Hartmaske 1400 kann über der dielektrischen Zwischenschicht-Materialschicht 1300 ausgebildet werden. Die Hartmaske kann Titannitrid (TiN), SiO2, Al2O3, Siliciumnitrid (SiN) oder Kombinationen davon sein. In verschiedenen Ausführungsformen ist die Hartmaske 1400 SiN.
  • 37 ist eine Darstellung eines Substrats mit einem Zwischenschicht-Dielektrikum und einer teilweise entfernten Hartmaske einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Ein Teil der Hartmaske 1400 kann entfernt werden, um die oberen Enden der Rippenkanäle 750 und der dielektrischen Zwischenschicht-Materialschicht 1300 freizulegen, wobei die Hartmaske durch Maskieren und/oder Ätzen entfernt werden kann. Die freigelegten oberen Enden der Rippenkanäle 750 können geätzt werden, um die Höhe der Rippenkanäle zu verringern. In verschiedenen Ausführungsformen kann die oberste Fläche der Rippenkanäle 750 ungefähr koplanar mit der Grenzfläche zwischen der dielektrischen Zwischenschicht-Materialschicht 1300 und den zweiten dielektrischen Low-k-Abstandhaltern 1220 sein.
  • 38 ist eine Darstellung eines Substrats mit einem Zwischenschicht-Dielektrikum und Sources einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In verschiedenen Ausführungsformen kann ein Teil der Rippenkanäle 750 entfernt werden, um Öffnungen 1310 in der dielektrischen Zwischenschicht-Materialschicht 1300 auszubilden, wobei die verbleibende dielektrische Zwischenschicht-Materialschicht 1300 dielektrische Zwischenschicht-Abstandhalter 1320 zwischen den Öffnungen 1310 ausbildet. Teile der dielektrischen Zwischenschicht-Materialschicht 1300 können entfernt werden, um die Öffnungen 1310 durch Maskieren und Ätzen der ILD-Materialschicht auszubilden, wie im Stand der Technik bekannt sein dürfte.
  • Ein Source-Material kann in den Öffnungen 1310 ausgebildet werden, um erste Sources 1520 auszubilden. In verschiedenen Ausführungsformen können die ersten Sources 1520 epitaktisch auf der obersten Fläche des Rippenkanals 750 gezüchtet werden, wobei die ersten Sources 1520 dieselbe Kristallstruktur und -ausrichtung wie der darunterliegende Rippenkanal 750 haben können. Die erste Source kann Si, SiGe, SiC oder SiP sein, wobei die erste Source mit Bor, Phosphor oder Kohlenstoff dotiert sein kann. In verschiedenen Ausführungsformen ist das Dotiermittel nicht Arsen. Das Wachstum des Source-Materials kann als einzelne Schicht oder als mehrere abgeschiedene Schichten mit unterschiedlichen Dotiermittelgraden umgesetzt werden. In verschiedenen Ausführungsformen hat die erste Source bzw. haben die ersten Sources 1520 dieselbe Dotierung wie der erste Drain 400. Die Sources 1520 auf jedem der Rippenkanäle 750, die dem ersten Drain 400 zugehörig sind, haben dieselbe Kristallausrichtung wie die erste Bodenfläche 190, um vorab festgelegte elektrische Eigenschaften bereitzustellen (z.B. Trägermobilität).
  • 39 ist eine Darstellung eines Substrats mit einem Zwischenschicht-Dielektrikum und einer entfernten Hartmaske einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Die verbleibende Hartmaske 1400 kann von der Fläche der ILD-Materialschicht 1300 zum Beispiel mittels selektivem Ätzen entfernt werden.
  • 40 ist eine Darstellung eines Substrats mit einem Zwischenschicht-Dielektrikum und einer teilweise entfernten Hartmaske einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In einer oder mehreren Ausführungsformen kann eine neue Hartmaske 1410 über den ersten Sources 1520 und Abschnitten der ILD-Materialschicht 1300 ausgebildet werden, und ein Teil der Hartmaske 1410 kann entfernt werden, um die vorher nicht freigelegten obersten Flächen der Rippenkanäle 750 und der dielektrischen Zwischenschicht-Materialschicht 1300 freizulegen.
  • Ein Teil der Rippenkanäle 750 kann entfernt werden, um Öffnungen 1315 in der dielektrischen Zwischenschicht-Materialschicht 1300 auszubilden, wobei die verbleibende dielektrische Zwischenschicht-Materialschicht 1300 dielektrische Zwischenschicht-Abstandhalter 1320 zwischen den Öffnungen 1315 ausbildet. Die freigelegten oberen Enden der Rippenkanäle 750 können geätzt werden, um die Höhe der Rippenkanäle zu verringern. In verschiedenen Ausführungsformen kann die oberste Fläche der Rippenkanäle 750 ungefähr koplanar mit der Grenzfläche zwischen der dielektrischen Zwischenschicht-Materialschicht 1300 und den zweiten dielektrischen Low-k-Abstandhaltern 1220 sein.
  • 41 ist eine Darstellung eines Substrats mit einem Zwischenschicht-Dielektrikum und Sources einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • Ein Source-Material kann in den Öffnungen 1310 ausgebildet werden, um zweite Sources 1540 auszubilden. In verschiedenen Ausführungsformen kann die zweite Source bzw. können die zweiten Sources 1540 epitaktisch auf der obersten Fläche des Rippenkanals bzw. der Rippenkanäle 750 gezüchtet werden, wobei die zweiten Sources 1540 dieselbe Kristallstruktur und -ausrichtung wie der zugrunde liegende Rippenkanal 750 haben können. Die zweite Source bzw. die zweiten Sources können Si, SiGe, SiC oder SiP sein, wobei die zweite Source mit Bor, Phosphor oder Kohlenstoff dotiert sein kann. In verschiedenen Ausführungsformen ist das Dotiermittel nicht Arsen. Das Wachstum des Source-Materials kann als einzelne Schicht oder als mehrere abgeschiedene Schichten mit unterschiedlichen Dotiermittelgraden umgesetzt werden. In einer oder mehreren Ausführungsformen ist das Material der zweiten Sources 1540 vom Material der ersten Sources 1520 verschieden. In verschiedenen Ausführungsformen hat die zweite Source bzw. haben die zweiten Sources 1540 dieselbe Dotierung wie der zweite Drain 600. Die Sources 1540 auf jedem der Rippenkanäle 750, die dem zweiten Drain 600 zugehörig sind, haben dieselbe Kristallausrichtung wie die zweite Bodenfläche 195, um vorab festgelegte elektrische Eigenschaften bereitzustellen (z.B. Trägermobilität).
  • 42 ist eine Darstellung eines Substrats mit einem Zwischenschicht-Dielektrikum und einer entfernten Hartmaske einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform. Die Darstellung zeigt eine Querschnittansicht, die die x- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In verschiedenen Ausführungsformen kann der verbleibende Teil der Hartmaske 1410 entfernt werden. Die freigelegte Fläche der Sources 1520, der Sources 1540 und der dielektrischen Zwischenschicht-Abstandhalter 1320 kann chemomechanisch poliert werden. Die Fläche kann wie im Stand der Technik bekannt gereinigt werden.
  • In einer oder mehreren Ausführungsformen wird ein komplementäres Paar von FETs aus dem ersten Drain 400, den Rippenkanälen 750 und der ersten Source 1520 und dem zweiten Drain 600, den Rippenkanälen 750 und der zweiten Source 1540 ausgebildet. In verschiedenen Ausführungsformen bilden der erste Drain 400 und die erste Source 1520 einen n-finFET mit einem intrinsischen Rippenkanal 750 aus, und der zweite Drain 600 und die zweite Source 1540 bilden einen p-finFET mit einem intrinsischen Rippenkanal 750 aus. Die Gates 1030 für jedes komplementäre Paar von FETs können elektrisch gekoppelt sein. Entsprechende finFETs können gekoppelt sein, um einen komplementären Metalloxidhalbleiter- (CMOS) Transistor auszubilden.
  • 43 ist eine Draufsicht eines Substrats mit einem Drain und einer Mehrzahl von Rippenkanälen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform, die eine Querschnittansicht zeigt, die die x- und y-Richtungen der Einheitenstruktur veranschaulicht.
  • In einer oder mehreren Ausführungsformen wird eine Mehrzahl von vertikalen Rippenkanälen 750 epitaktisch auf einem ersten Drain 400 gezüchtet, der auf dem Substrat 100 abgeschieden wird. Eine Öffnung kann in Zwischenschichten ausgebildet und mit einem leitenden Material gefüllt werden, um einen ersten Drain-Kontakt 1600 mit dem ersten Drain 400 auszubilden, wobei der erste Drain-Kontakt von den Rippenkanälen 750 seitlich versetzt sein kann.
  • 44 ist eine Draufsicht eines Substrats mit Drain-Kontakten, Gate-Kontakten und Source-Kontakten einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform, die eine Querschnittansicht zeigt, die die x- und y-Richtungen der Einheitenstruktur veranschaulicht.
  • In einer oder mehreren Ausführungsformen werden eine WFM-Kappe 920 und ein Gate 1030 um die Mehrzahl von vertikalen Rippenkanälen 750 ausgebildet, wobei die WFM-Kappe 920 und das Gate 1030 einen Kragen um den Rippenkanal bzw. die Rippenkanäle 750 ausbildet, der mindestens einen Teil der Höhe des Rippenkanals bzw. der Rippenkanäle 750 bedeckt. Eine Öffnung kann in Zwischenschichten ausgebildet und mit einem leitenden Material gefüllt werden, um einen ersten Source-Kontakt 1650 mit einer ersten Source 1520 unter dem ersten Source-Kontakt 1650 auszubilden. Eine Öffnung kann in Zwischenschichten ausgebildet und mit einem leitenden Material gefüllt werden, um einen ersten Gate-Kontakt 1670 auszubilden, wobei der erste Gate-Kontakt 1670 in elektrischem Kontakt mit den Seitenwänden der Gates 1030 stehen kann. Ein erster Gate-Kontakt 1670 kann mit einem zweiten Gate-Kontakt gekoppelt werden, um einen CMOS auszubilden.
  • 45 ist eine Seitenansicht einer Rippenkanalbaugruppe mit Drain-Kontakten, Gate-Kontakten und Source-Kontakten einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform, die eine Querschnittansicht zeigt, die die y- und z-Richtungen der Einheitenstruktur veranschaulicht. Die vertikale Anordnung des Drains, des Rippenkanals und der Source ermöglichen es, dass Strom in einer zu dem Substrat senkrechten Richtung durch die finFET-Einheit fließt. Der Strom kann vertikal durch jede der Sources 1520 oder 1540 zu den Rippenkanälen fließen, die jeweils dem Drain 400 oder dem Drain 600 und dem Drain 400 oder dem Drain 600 zugehörig sind.
  • In einer oder mehreren Ausführungsformen können sich der erste Drain-Kontakt 1600, der erste Gate-Kontakt 1670 und der erste Source-Kontakt 1650 vertikal von den jeweiligen Drain-, Source- und Gate-Schichten zu einer Verdrahtungsebene erstrecken. Die Kontakte können Durchkontaktierungen enthalten, die mit einem konform abgeschiedenen Metall gefüllt sind, um elektrische Leitungen zu der Verdrahtungsebene auszubilden.
  • 46 ist eine Seitenansicht einer Rippenkanalbaugruppe, die mehrere Lagen einer elektronischen Einheitenstruktur gemäß einer beispielhaften Ausführungsform zeigt, die eine Querschnittansicht zeigt, die die y- und z-Richtungen der Einheitenstruktur veranschaulicht.
  • In einer oder mehreren Ausführungsformen können der erste Drain-Kontakt 1600, der erste Gate-Kontakt 1670 und der erste Source-Kontakt 1650 sich vertikal durch einen ersten dielektrischen Low-k-Abstandhalter 820, einen zweiten dielektrischen Low-k-Abstandhalter 1220 und/oder einen dielektrischen Zwischenschicht-Abstandhalter 1320 bis zu einer Verdrahtungsebene erstrecken, wobei sich die gefüllten Durchkontaktierungen mit leitenden Gräben 1690 schneiden können, die mit einem konform abgeschiedenen Metall gefüllt sein können. Die leitenden Gräben 1690 können elektrische Verbindungen zu anderen Einheiten und Komponenten ausbilden, um eine integrierte Schaltung auszubilden zum Beispiel eine ASIC oder eine Zentraleinheit (CPU).
  • 47 ist ein Blockschaubild/Ablaufplan eines beispielhaften Verfahrens zum Ausbilden eines vertikalen finFET gemäß einer veranschaulichenden Ausführungsform.
  • Im Block 1710 von Verfahren 1700 wird eine Substratfläche für anschließende Schritte zum Abscheiden und Ausbilden vorbereitet, wobei das Substrat durch Entfernen einer nativen Oxidschicht, Reinigen zum Entfernen von organischen und ionischen Verunreinigungen und Wärmebehandlung zum Bereitstellen einer kristallinen Fläche vorbereitet werden kann, die für epitaktisches Wachstum geeignet ist.
  • Im Block 1720 kann eine Nitridschicht über mindestens einem Teil der vorbereiteten Substratfläche ausgebildet werden, wobei die Nitridschicht Si3N4 sein kann. Die Nitridschicht kann als Maske für anschließende Prozesse zum Ätzen und Ausbilden wirken.
  • Im Block 1730 können Teile der Nitridschicht durch Maskieren und Ätzen entfernt werden, um Teile des darunterliegenden Substrats offenzulegen, wobei Nitridinseln über anderen Teilen der Substratfläche belassen werden.
  • Im Block 1740 können die offengelegten Teile des darunterliegenden Substrats geätzt werden, um Gräben in dem Substrat auszubilden.
  • Im Block 1750 kann ein Dielektrikummaterial in die Gräben abgeschieden werden. Das Dielektrikummaterial kann flache Grabenisolationsbereiche auf dem Substrat ausbilden, die die erhöhten Substratteile trennen, die von den Nitridinseln bedeckt werden. Das abgeschiedene Dielektrikummaterial kann die Gräben füllen und die Nitridinseln bedecken. In verschiedenen Ausführungsformen ist das in den Gräben abgeschiedene Dielektrikummaterial SiO2, wobei das SiO2 nicht thermisch gezüchtet wird.
  • Im Block 1760 kann das Dielektrikummaterial chemomechanisch poliert werden, um den Teil des Dielektrikum Materials zu entfernen, der sich über die Fläche der Nitridinseln erstreckt. Das chemomechanische Polieren kann eine gleichförmige planare Fläche bereitstellen, die eine Ausgangshöhe für anschließende Ätz- und Abscheidungsprozesse definieren kann.
  • Im Block 1770 können eine oder mehrere der Nitridinseln, die durch das chemomechanische Polieren freigelegt wurden, entfernt werden, um das darunterliegende Substrat freizulegen. Die freigelegten Nitridinseln können durch einen selektiven Ätzprozess entfernt werden, zum Beispiel mittels RIE und/oder einer Phosphorsäurelösung für Si3N4.
  • 48 ist eine Fortsetzung des Blockschaubilds/Ablaufplans eines beispielhaften Verfahrens zum Ausbilden eines vertikalen finFET von 47 gemäß einer veranschaulichenden Ausführungsform.
  • Im Block 1780 kann die Höhe des darunterliegenden Substrats durch Wegätzen eines Teiles des unter der vorher entfernten Nitridinsel bzw. den vorher entfernten Nitridinseln liegenden Substratmaterials verringert werden. Ein vertiefter Bereich kann durch Ätzen einer vorab festgelegten Menge von Substratmaterial ausgebildet werden, wobei der vertiefte Bereich eine freigelegte Bodenfläche hat. Die freigelegte Bodenfläche des vertieften Bereichs kann nach Beendigung des Ätzvorgangs über der Bodenfläche der benachbarten STI-Bereiche liegen, sodass die STI-Bereiche die vertieften Bereiche des Substrats trennen.
  • Im Block 1790 kann ein erstes Material in den vertieften Bereich abgeschieden werden, um einen ersten Drain für eine finFET-Struktur auszubilden. Der erste Drain kann epitaktisch von der freigelegten Bodenfläche des vertieften Bereichs in dem Substrat aus gezüchtet werden, sodass der Drain dieselbe Kristallstruktur und - ausrichtung wie die Fläche des Substrats hat. In verschiedenen Ausführungsformen kann die Zusammensetzung des Substrats vorab festgelegt oder angepasst werden, um die Gitterparameter der Substrat- und Bodenfläche zu ändern, um Kristallspannung und/oder Störstellen und Versetzungen an der Epitaxiegrenzfläche zu berücksichtigen. Die Kristallausrichtung und Gitterkonstanten des Substrats können vorab festgelegt werden, um epitaktische Wachstumseigenschaften und elektrische Eigenschaften (d.h. kontrollierte Gitterfehlanpassung, Spannung, minimale Versetzungen) an den Grenzflächen der Komponenten der Einheit bereitzustellen. In verschiedenen Ausführungsformen kann der Drain ein n-dotierter Drain oder ein p-dotierter Drain sein.
  • Obwohl verschiedene Ausführungsformen als mit einem Drain beschrieben werden können, der zunächst in den vertieften Bereichen ausgebildet wird, dient dies nur zu Beschreibungszwecken, und in einer oder mehreren Ausführungsformen können die Source und der Drain vertauscht werden, sodass das Source-Material in dem Vertiefungsbereich ausgebildet wird.
  • Im Block 1800 kann eine Oxidhartmaske über den STI-Bereichen, Drains und Nitridinseln ausgebildet werden.
  • Im Block 1810 kann die Oxidhartmaske von einer oder mehreren Nitridinseln durch Ätzen entfernt werden.
  • Im Block 1820 können die freigelegten Nitridinseln entfernt werden, um das darunterliegende Substrat freizulegen.
  • Im Block 1830 kann die Höhe des darunterliegenden Substrats durch Wegätzen eines Teiles des unter der vorher entfernten Nitridinsel liegenden Substratmaterials verringert werden. Ein vertiefter Bereich kann durch Ätzen einer vorab festgelegten Menge von Substratmaterial ausgebildet werden, wobei der vertiefte Bereich eine freigelegte Bodenfläche hat. Die freigelegte Bodenfläche des vertieften Bereichs kann nach Beendigung des Ätzvorgangs über der Bodenfläche der benachbarten STI-Bereiche liegen, sodass die STI-Bereiche die vertieften Bereiche des Substrats trennen.
  • Im Block 1840 kann ein zweites Material in den vertieften Bereich abgeschieden werden, um einen zweiten Drain für eine finFET-Struktur auszubilden. Der zweite Drain kann epitaktisch von der freigelegten Bodenfläche des vertieften Bereichs aus in dem Substrat gezüchtet werden, sodass der Drain dieselbe Kristallstruktur und - ausrichtung wie die Fläche des Substrats hat. In verschiedenen Ausführungsformen kann die Zusammensetzung des Substrats vorab festgelegt oder angepasst werden, um die Gitterparameter der Substrat- und Bodenfläche zu ändern, um Kristallspannung und/oder Störstellen und Versetzungen an der Epitaxiegrenzfläche zu berücksichtigen. In verschiedenen Ausführungsformen kann der Drain ein n-dotierter Drain oder ein p-dotierter Drain sein. Das zweite Material kann dasselbe wie das erste Material oder davon verschieden sein.
  • 49 ist eine Fortsetzung des Blockschaubilds/Ablaufplans eines beispielhaften Verfahrens zum Ausbilden eines vertikalen finFET von 48 gemäß einer veranschaulichenden Ausführungsform.
  • Im Block 1850 kann die Oxidhartmaske über den vorher ausgebildeten Drains und STI-Bereichen entfernt werden, um die darunterliegenden Elemente offenzulegen. Nach dem Entfernen der Oxidhartmaske werden alle der obersten Flächen der Drains für anschließende Prozesse freigelegt.
  • Im Block 1860 wird ein Kanalmaterial auf den freigelegten Drain-Flächen ausgebildet. Das Kanalmaterial kann epitaktisch von den freigelegten Drain-Flächen aus gezüchtet werden, sodass das Kanalmaterial dieselbe Kristallstruktur und - ausrichtung wie die Fläche des Drains hat. In verschiedenen Ausführungsformen ist das Kanalmaterial ein intrinsisches Silicium (SI), wogegen der Drain ein extrinsisches Material ist. Das Kanalmaterial kann epitaktisch auf eine Höhe gezüchtet werden, die größer als die Höhe des Dielektrikummaterials der benachbarten STI-Bereiche ist.
  • Im Block 1870 können Teile des Kanalmaterials entfernt werden, um Säulen aus Kanalmaterial auszubilden, die durch Mulden getrennt sind, wobei sich die Mulden bis zu der Fläche des Drains erstrecken, von der aus das Kanalmaterial gezüchtet wurde. Die Trennung der Säulen aus Kanalmaterial durch die Mulden bildet einen oder mehrere Rippenkanäle aus, die sich von dem darunterliegenden Drain aus erstrecken. In verschiedenen Ausführungsformen können 1 bis 25 Rippenkanäle auf jedem Drain auf Grundlage einer vorab festgelegten Strombelastbarkeit des endgültigen finFET ausgebildet werden.
  • Im Block 1880 kann ein Low-k-Abstandhaltermaterial über den Rippenkanälen und in den Mulden ausgebildet werden. Das Low-k-Abstandhaltermaterial kann konform über den Rippenkanälen und in den Mulden abgeschieden werden, um sicherzustellen, dass die Mulden im Wesentlichen vollständig gefüllt sind, obwohl zum Beispiel unbeabsichtigte Fehlstellen und nicht bedeckte Flächen unabsichtlich auftreten können. Das Low-k-Abstandhaltermaterial kann durch ALD, PE-ALD, CVD, PE-CVD oder eine Kombination davon abgeschieden werden. In verschiedenen Ausführungsformen kann das erste Low-k-Abstandsmaterial SiBCN, SiOCN, SiN oder eine Kombination davon sein.
  • Im Block 1890 kann das abgeschiedene Low-k-Abstandhaltermaterial chemomechanisch poliert werden, um den Teil des Low-k-Abstandhaltermaterials zu entfernen, der sich über die oberste Fläche der Rippenkanäle erstreckt. Das chemomechanische Polieren kann eine gleichförmige planare Fläche bereitstellen, die eine gleichförmige Ausgangshöhe für anschließende Ätz- und Abscheidungsprozesse definieren kann.
  • Im Block 1900 kann die Höhe des Low-k-Abstandhaltermaterials in den Mulden und benachbart zu den Rippenkanälen durch Entfernen einer Dicke des Low-k-Abstandhaltermaterials auf eine vorab festgelegte Tiefe verringert werden. Die vorab festgelegte Tiefe kann ungefähr bündig mit den obersten Flächen des SiO2 sein, das die STI-Bereiche ausbildet, sodass eine gleichförmige Flächenhöhe für anschließende Abscheidungen und Ätzvorgänge verfügbar ist.
  • Im Block 1910 wird eine mehrschichtige Austrittsarbeitmetallschicht über den oberen und Seitenflächen der Rippenkanäle ausgebildet, die nach dem Entfernen des Low-k-Abstandhaltermaterials freigelegt wurden. Mindestens eine dielektrische High-k-Materialschicht kann zuerst direkt auf den oberen und Seitenflächen der Rippenkanäle ausgebildet werden, um die Rippenkanäle elektrisch zu isolieren, wobei das High-k-Dielektrikummaterial ein High-k-Oxidmaterial sein kann. Eine zusätzliche dielektrische High-k-Materialschicht bzw. mehrere zusätzliche dielektrische High-k-Materialschichten mit unterschiedlichen chemischen Zusammensetzungen und Eigenschaften kann bzw. können ebenfalls abgeschieden werden, zum Beispiel kann eine Schicht aus HfO2 und eine Schicht aus HfSiO4 abgeschieden werden, um Grenzflächeneigenschaften zu beeinflussen. Mindestens eine Metallnitridschicht wird über der dielektrischen High-k-Materialschicht ausgebildet, um eine Kontaktgrenzfläche für ein Gate-Material auszubilden und die Austrittsarbeit der Grenzfläche zu steuern. Die WFM-Schichtmaterialien und das Gate-Material können vorab festgelegt werden, um die beabsichtigten elektrischen Eigenschaften der finFET-Einheit zu erreichen, zum Beispiel kapazitive Kopplungs- und Strom-Spannungs-Merkmale.
  • 50 ist eine Fortsetzung des Blockschaubilds/Ablaufplans eines beispielhaften Verfahrens zum Ausbilden eines vertikalen finFET von 49 gemäß einer veranschaulichenden Ausführungsform.
  • Im Block 1920 kann der Teil der WFM-Schicht auf der obersten Fläche der Rippenkanäle entfernt werden, um die obersten Flächen der Rippenkanäle freizulegen.
  • Im Block 1930 kann ein Gate-Material über den Rippenkanälen und der WFM-Schicht ausgebildet werden und die Mulden zwischen den WFM-Schichten füllen, wobei die Seiten der Rippenkanäle bedeckt werden. Das Gate-Material kann konform abgeschieden werden, um sicherzustellen, dass die Mulden im Wesentlichen vollständig gefüllt sind und eine gleichförmige Grenzfläche zwischen der WFM-Schicht und dem Gate-Material erreicht wird. In verschiedenen Ausführungsformen ist das Gate-Material Wolfram.
  • Im Block 1940 kann das Gate-Material chemomechanisch poliert werden, um den Teil des Gate-Materials zu entfernen, der sich über die oberste Fläche der Rippenkanäle erstreckt. Das chemomechanische Polieren kann eine gleichförmige planare Fläche bereitstellen, die eine gleichförmige Ausgangshöhe für anschließende Ätz- und Abscheidungsprozesse definieren kann. Die WFM-Schicht und das Gate-Material können sich von dem Low-k-Abstandhaltermaterial zu den obersten Flächen der Rippenkanäle erstrecken.
  • Im Block 1950 kann die Höhe des Gate-Materials durch Entfernen eines Teils des Gate-Materials verringert werden, um Gate-Vorstufen auszubilden. Die Höhe des Rippenkanals, der durch das restliche Gate-Material bedeckt wird, bestimmt die Höhe des Gates.
  • Im Block 1960 können die WFM-Schichten auf den Seiten der Rippenkanäle entfernt werden, um einen Teil der Rippenkanäle freizulegen. Die Metallnitridschicht und die dielektrische High-k-Materialschicht der WFM-Schicht können durch einen oder mehrere Ätzprozesse entfernt werden. Die WFM-Schichten und Gate-Vorstufen können dieselbe Höhe haben.
  • Im Block 1970 wird ein Wegwerf-Abstandhaltermaterial über den freigelegten obersten und Seitenflächen der Rippenkanäle und den freigelegten Flächen der WFM-Schicht und Gate-Vorstufen ausgebildet. Die Dicke des Wegwerf-Abstandhaltermaterials kann genau gesteuert werden, zum Beispiel in einer Atomlage durch eine ALD-Abscheidung zum Definieren einer Breite eines anschließend ausgebildeten Gates, wobei das Wegwerf-Abstandhaltermaterial konform auf den freigelegten obersten und Seitenflächen der Rippenkanäle abgeschieden wird.
  • Im Block 1980 wird der horizontale Teil des Wegwerf-Abstandhaltermaterials entfernt, das nur das Gate-Material der Gate-Vorstufen bedeckt, wogegen das Wegwerf-Abstandhaltermaterial, das die obersten und Seitenflächen der Rippenkanäle bedeckt, verbleibt, um eine Wegwerf-Abstandhalterkappe zu erstellen. Maskierung und/oder RIE können zum selektiven Ätzen des Wegwerf-Abstandhaltermaterials auf der obersten Fläche der Gate-Vorstufen verwendet werden. Nach dem Ätzen ist das Gate-Material zwischen der Wegwerf-Abstandhalterkappe für ein anschließendes Entfernen freigelegt.
  • 51 ist eine Fortsetzung des Blockschaubilds/Ablaufplans eines beispielhaften Verfahrens zum Ausbilden eines vertikalen finFET von 50 gemäß einer veranschaulichenden Ausführungsform.
  • Im Block 1990 wird das freigelegte Gate-Material der Gate-Vorstufen entfernt, um den Low-k-Abstandhalter freizulegen und zwei durch eine Mulde getrennte Gates zu erstellen. Der Low-k-Abstandhalter isoliert die Gates elektrisch vom Drain.
  • Im Block 2000 werden die Wegwerf-Abstandhalterkappen von den Rippenkanälen entfernt. WFM-Schichten und Gates mit einer vorab festgelegten Höhe befinden sich zumindest auf gegenüberliegenden Seiten jedes Rippenkanals. In verschiedenen Ausführungsformen befinden sich die WFM-Schichten und Gates auf vier Seiten des Rippenkanals, wobei ein Kanalstrom durch eine Gate-Spannung im Vergleich zu einem MOSFET-Kanal abgesperrt werden kann, dem ein Gate auf mindestens einer Seite fehlt.
  • Im Block 2010 kann ein Low-k-Abstandhaltermaterial über den Rippenkanälen, der WFM-Schicht und den Gates ausgebildet werden und die Mulden zwischen den Gates füllen. Das Low-k-Abstandhaltermaterial kann konform abgeschieden werden, um sicherzustellen, dass die Mulden zwischen den Gates im Wesentlichen vollständig gefüllt sind. In verschiedenen Ausführungsformen kann das Low-k-Abstandhaltermaterial SiBCN, SiOCN, SiN oder eine Kombination davon sein.
  • Im Block 2020 kann das Low-k-Abstandhaltermaterial chemomechanisch poliert werden, um den Teil des Low-k-Abstandhaltermaterials zu entfernen, der sich über die oberste Fläche der Rippenkanäle erstreckt. Das chemomechanische Polieren kann eine gleichförmige planare Fläche bereitstellen, die eine gleichförmige Ausgangshöhe für anschließende Ätz- und Abscheidungsprozesse definieren kann.
  • Im Block 2030 kann das Low-k-Abstandhaltermaterial auf eine vorab festgelegte Tiefe unterhalb der oberen Enden der Rippenkanäle entfernt werden. Das Low-k-Abstandhaltermaterial kann geätzt werden.
  • Im Block 2040 wird ein Zwischenschicht-Dielektrikum auf den freigelegten Rippenkanälen und der freigelegten Fläche des Low-k-Abstandhaltermaterials abgeschieden, wobei das ILD SiO2 sein kann.
  • Im Block 2050 wird das ILD chemomechanisch poliert, um eine gleichförmige planare Fläche auszubilden.
  • 52 ist eine Fortsetzung des Blockschaubilds/Ablaufplans eines beispielhaften Verfahrens zum Ausbilden eines vertikalen finFET von 51 gemäß einer veranschaulichenden Ausführungsform.
  • Im Block 2060 wird eine erste Hartmaske auf dem ILD und den obersten Flächen der Rippenkanäle abgeschieden.
  • Im Block 2070 wird ein Teil der ersten Hartmaske von ausgewählten Bereichen des ILD entfernt, um eine oder mehrere oberste Flächen der Rippenkanäle freizulegen.
  • Im Block 2080 wird Rippenkanalmaterial entfernt, um Öffnungen in dem ILD auszubilden. Die Höhe der Rippenkanäle kann auf die Ebene der obersten Fläche des Low-k-Abstandhalters verringert werden.
  • Im Block 2090 kann ein Material zum Ausbilden der Source des finFET in die Öffnungen in dem ILD abgeschieden werden. Das Source-Material kann epitaktisch von dem Rippenkanal aus gezüchtet werden und dieselbe Kristallstruktur und - ausrichtung wie das Rippenkanalmaterial haben.
  • Im Block 2100 wird die auf der Fläche des ILD verbleibende erste Hartmaske entfernt.
  • Im Block 2110 wird eine zweite Hartmaske auf der Fläche der ILD, den vorher abgeschiedenen Sources und den freigelegten oberen Enden der Rippenkanäle abgeschieden.
  • Im Block 2120 wird die zweite Hartmaske von ausgewählten Bereichen des ILD entfernt, um eine oder mehrere oberste Flächen der Rippenkanäle freizulegen.
  • 53 ist eine Fortsetzung des Blockschaubilds/Ablaufplans eines beispielhaften Verfahrens zum Ausbilden eines vertikalen finFET von 52 gemäß einer veranschaulichenden Ausführungsform.
  • Im Block 2130 wird Rippenkanalmaterial entfernt, um Öffnungen in dem ILD auszubilden. Die Höhe der Rippenkanäle kann auf die Ebene der obersten Fläche des Low-k-Abstandhalters verringert werden.
  • Im Block 2140 kann ein Material zum Ausbilden der Source des finFET in die Öffnungen in dem ILD abgeschieden werden. Das Source-Material kann epitaktisch von dem Rippenkanal aus gezüchtet werden und dieselbe Kristallstruktur und - ausrichtung wie das Rippenkanalmaterial haben. Die Sources auf jedem der Rippenkanäle, die dem ersten Drain und dem zweiten Drain zugehörig sind, haben dieselbe Kristallausrichtung wie die Rippenkanäle.
  • Im Block 2150 wird die auf der Fläche des ILD verbleibende zweite Hartmaske entfernt.
  • In verschiedenen Ausführungsformen können Öffnungen in Zwischenschichten hergestellt werden, um Durchkontaktierungen auszubilden, die mit einem leitenden Material zum Ausbilden von elektrischen Kontakten mit der Source, dem Drain und dem Gate gefüllt werden können. Die Durchkontaktierungen können durch Abscheiden von einer oder mehreren konformen Schichten und Galvanisieren eines Metalls in den Durchkontaktierungen auf der konformen Schicht gefüllt werden.
  • Ein Aspekt der Offenbarung betrifft ein Verfahren zur Herstellung eines vertikalen Feldeffekttransistors, wobei das Verfahren Ausbilden einer ersten Vertiefung in einem Substrat mit einer vorab festgelegten Kristallausrichtung, wobei die erste Vertiefung eine erste Bodenfläche hat; epitaktisches Züchten eines ersten Drains von der Bodenfläche der ersten Vertiefung aus; Ausbilden einer zweiten Vertiefung in dem Substrat, wobei die zweite Vertiefung einen zweite Bodenfläche hat; epitaktisches Züchten eines zweiten Drains von der Bodenfläche der zweiten Vertiefung aus; epitaktisches Züchten eines Kanalmaterials auf dem ersten Drain und dem zweiten Drain; Ausbilden von Mulden in dem Kanalmaterial, um einen oder mehrere Rippenkanäle auf dem ersten Drain und einen oder mehrere Rippenkanäle auf dem zweiten Drain auszubilden, wobei die Mulden über dem ersten Drain sich zu der Fläche des ersten Drains hin erstrecken, und die Mulden über dem zweiten Drain sich zu der Fläche des zweiten Drains hin erstrecken; Ausbilden einer WFM-Kappe auf jedem der Rippenkanäle; Ausbilden eines Gates auf jeder der WFM-Kappen, wobei die WFM-Kappe das Gate elektrisch von dem Rippenkanal trennt; epitaktisches Züchten einer ersten Source auf jedem der Rippenkanäle, die auf dem ersten Drain gezüchtet wurden; und epitaktisches Züchten einer zweiten Source auf jedem der Rippenkanäle, die auf dem zweiten Drain gezüchtet wurden, aufweist.
  • Ein Aspekt der Offenbarung betrifft auch einen vertikalen Feldeffekttransistor, aufweisend eine erste Vertiefung in einem Substrat mit einer vorab festgelegten Kristallausrichtung, wobei die erste Vertiefung eine erste Bodenfläche hat; einen ersten Drain auf der Bodenfläche der ersten Vertiefung, wobei der erste Drain dieselbe Kristallausrichtung wie die erste Bodenfläche hat; eine zweite Vertiefung in dem Substrat, wobei die zweite Vertiefung eine zweite Bodenfläche hat; einen zweiten Drain auf der Bodenfläche der zweiten Vertiefung, wobei der zweite Drain dieselbe Kristallausrichtung wie die zweite Bodenfläche hat; einen oder mehrere Rippenkanäle auf dem ersten Drain, wobei der eine oder die mehreren Rippenkanäle auf dem ersten Drain dieselbe Kristallausrichtung wie die erste Bodenfläche haben; einen oder mehrere Rippenkanäle auf dem zweiten Drain, wobei der eine oder die mehreren Rippenkanäle auf dem zweiten Drain dieselbe Kristallausrichtung wie die zweite Bodenfläche haben; eine WFM-Kappe auf jedem der Rippenkanäle; ein Gate auf jeder der WFM-Kappen, wobei die WFM-Kappe das Gate elektrisch von dem Rippenkanal trennt; eine erste Source auf jedem der Rippenkanäle, die auf dem ersten Drain gezüchtet wurden, wobei die erste Source dieselbe Kristallausrichtung wie die erste Bodenfläche hat; und eine zweite Source auf jedem der Rippenkanäle, die auf dem zweiten Drain gezüchtet wurden, wobei die zweite Source dieselbe Kristallausrichtung wie die zweite Bodenfläche hat.
  • Nach der Beschreibung von bevorzugten Ausführungsformen einer Herstellung von vertikalen Transistoren und Einheiten (die nur veranschaulichend, aber keinesfalls einschränkend sein sollen), ist anzumerken, dass Modifizierungen und Variationen durch entsprechendes Fachpersonal unter Einhaltung der oben genannten Lehren vorgenommen werden können. Es ist daher klar, dass an bestimmten offenbarten Ausführungsformen vorgenommene Änderungen innerhalb des Schutzumfangs der Erfindung liegen, wie durch die beigefügten Ansprüche dargelegt. Somit wurden Aspekte der Erfindung mit den durch die Patentgesetze geforderten Details und Besonderheiten beschrieben, was beansprucht und durch die Patentschrift geschützt werden soll, wird in den Ansprüchen im Anhang dargelegt.

Claims (20)

  1. Verfahren zur Herstellung eines vertikalen Feldeffekttransistors, aufweisend: Ausbilden einer ersten Vertiefung in einem Substrat, wobei die erste Vertiefung eine erste Bodenfläche hat; epitaktisches Züchten eines ersten Drains von der ersten Bodenfläche der ersten Vertiefung aus; epitaktisches Züchten eines zweiten Drains von der zweiten Bodenfläche einer zweiten Vertiefung aus, die in dem Substrat ausgebildet ist; epitaktisches Züchten eines Kanalmaterials auf dem ersten Drain und dem zweiten Drain; Ausbilden von Mulden in dem Kanalmaterial, um einen oder mehrere Rippenkanäle auf dem ersten Drain und einen oder mehrere Rippenkanäle auf dem zweiten Drain auszubilden, wobei die Mulden über dem ersten Drain sich zu der Fläche des ersten Drains hin erstrecken, und die Mulden über dem zweiten Drain sich zu der Fläche des zweiten Drains hin erstrecken; Ausbilden einer Gate-Struktur auf jedem des einen oder der mehreren Rippenkanäle; und Züchten von Sources auf jedem der Rippenkanäle, die dem ersten und dem zweiten Drain zugehörig sind.
  2. Verfahren nach Anspruch 1, ferner aufweisend Ausbilden eines flachen Grabenisolationsbereichs in dem Substrat, wobei der flache Grabenisolationsbereich zwischen dem ersten Drain und dem zweiten Drain liegt, und Ausbilden eines ersten dielektrischen Low-k-Abstandhalters in jeder der Mulden zwischen den Rippenkanälen.
  3. Verfahren nach Anspruch 1, ferner aufweisend Ausbilden eines ersten Drain- Kontakts zu dem ersten Drain, Ausbilden eines ersten Gate-Kontakts zu dem ersten Gate und Ausbilden eines ersten Source-Kontakts zu jeder Source bzw. jeder der Sources auf den Rippenkanälen, die dem ersten Drain zugehörig sind.
  4. Verfahren nach Anspruch 1, wobei zwischen 1 bis 25 Rippenkanäle auf dem ersten Drain ausgebildet werden und zwischen 1 bis 25 Rippenkanäle auf dem zweiten Drain ausgebildet werden.
  5. Verfahren nach Anspruch 1, wobei die Rippenkanäle eine Höhe im Bereich von ungefähr 30 nm bis ungefähr 400 nm haben und die Rippenkanäle intrinsisches Silicium aufweisen.
  6. Verfahren nach Anspruch 1, wobei der erste Drain und die Sources auf den Rippenkanälen, die dem ersten Drain zugehörig sind, ein n-dotiertes Material aufweisen, und der zweite Drain und die Sources auf den Rippenkanälen, die dem zweiten Drain zugehörig sind, ein p-dotiertes Material aufweisen.
  7. Verfahren nach Anspruch 1, wobei die Gate-Struktur Austrittsarbeitmetall-(WFM) Kappen aufweist, die auf den Rippenkanälen durch Atomlagenabscheidung (ALD) oder plasmaverstärkte Atomlagenabscheidung (PE-ALD) ausgebildet werden.
  8. Verfahren nach Anspruch 7, wobei jede der WFM-Kappen bis zu einer Dicke im Bereich von ungefähr 5 nm bis ungefähr 15 nm ausgebildet wird, und das Gate auf jeder der WFM-Kappen bis zu einer Dicke im Bereich von ungefähr 2 nm bis ungefähr 5 nm ausgebildet wird.
  9. Verfahren zur Herstellung eines vertikalen Feldeffekttransistors, aufweisend: Ausbilden eines flachen Grabenisolationsbereichs in einem Substrat; Ausbilden einer ersten Vertiefung in einem Substrat, wobei die erste Vertiefung eine erste Bodenfläche hat; epitaktisches Züchten eines ersten Drains von der ersten Bodenfläche der ersten Vertiefung aus; epitaktisches Züchten eines zweiten Drains von der zweiten Bodenfläche einer zweiten Vertiefung aus, die in dem Substrat ausgebildet ist, wobei der flache Grabenisolationsbereich zwischen dem ersten Drain und dem zweiten Drain liegt; epitaktisches Züchten eines Kanalmaterials auf dem ersten Drain und dem zweiten Drain, wobei das Kanalmaterial intrinsisches Silicium aufweist; Ausbilden von Mulden in dem Kanalmaterial, um einen oder mehrere Rippenkanäle auf dem ersten Drain und einen oder mehrere Rippenkanäle auf dem zweiten Drain auszubilden, wobei die Mulden über dem ersten Drain sich zu der Fläche des ersten Drains hin erstrecken und die Mulden über dem zweiten Drain sich zu der Fläche des zweiten Drains hin erstrecken; Ausbilden eines ersten dielektrischen Low-k-Abstandhalters in jeder der Mulden zwischen den Rippenkanälen; Ausbilden einer Gate-Struktur auf jedem des einen oder der mehreren Rippenkanäle; und Züchten von Sources auf jedem der Rippenkanäle, die dem ersten und dem zweiten Drain zugehörig sind.
  10. Verfahren nach Anspruch 9, wobei die Rippenkanäle eine Höhe im Bereich von ungefähr 30 nm bis ungefähr 400 nm haben und die Rippenkanäle intrinsisches Silicium aufweisen.
  11. Verfahren nach Anspruch 9, wobei die Gate-Struktur eine Höhe im Bereich von ungefähr 20 nm bis ungefähr 300 nm hat.
  12. Verfahren nach Anspruch 9, wobei jede Gate-Struktur auf jedem des einen oder der mehreren Rippenkanäle eine WFM-Kappe aufweist, die bis zu einer Dicke im Bereich von ungefähr 5 nm bis ungefähr 15 nm ausgebildet wird, und ein Gate auf jeder der WFM-Kappen bis zu einer Dicke im Bereich von ungefähr 2 nm bis ungefähr 5 nm ausgebildet wird.
  13. Verfahren nach Anspruch 12, wobei das Gate Wolfram aufweist.
  14. Vertikaler Feldeffekttransistor, aufweisend: eine erste Vertiefung in einem Substrat, wobei die erste Vertiefung eine erste Bodenfläche hat; einen ersten Drain auf der ersten Bodenfläche der ersten Vertiefung, wobei der erste Drain dieselbe Kristallausrichtung wie die erste Bodenfläche hat; eine zweite Vertiefung in dem Substrat, wobei die zweite Vertiefung eine zweite Bodenfläche hat; einen zweiten Drain auf der zweiten Bodenfläche einer zweiten Vertiefung, die in dem Substrat ausgebildet ist, wobei der zweite Drain dieselbe Kristallausrichtung wie die zweite Bodenfläche hat; einen oder mehrere Rippenkanäle auf dem ersten Drain, wobei der oder die mehreren Rippenkanäle auf dem ersten Drain dieselbe Kristallausrichtung wie die erste Bodenfläche hat bzw. haben; einen oder mehrere Rippenkanäle auf dem zweiten Drain, wobei der oder die mehreren Rippenkanäle auf dem zweiten Drain dieselbe Kristallausrichtung wie die zweite Bodenfläche hat bzw. haben; eine Gate-Struktur auf jedem der Rippenkanäle; und Sources auf jedem der Rippenkanäle, die dem ersten Drain und dem zweiten Drain zugehörig sind, wobei die Sources dieselbe Kristallausrichtung wie die Rippenkanäle haben.
  15. Vertikaler Feldeffekttransistor nach Anspruch 14, ferner aufweisend einen flachen Grabenisolationsbereich in dem Substrat, wobei der flache Grabenisolationsbereich zwischen dem ersten Drain und dem zweiten Drain liegt, und einen ersten dielektrischen Low-k-Abstandhalter in jeder der Mulden zwischen den Rippenkanälen.
  16. Vertikaler Feldeffekttransistor nach Anspruch 14, ferner aufweisend einen ersten Drain-Kontakt in elektrischem Kontakt mit dem ersten Drain, einen ersten Gate-Kontakt in elektrischem Kontakt mit dem ersten Gate und einen ersten Source-Kontakt in elektrischem Kontakt mit jeder Source bzw. jeder der Sources auf den Rippenkanälen, die dem ersten Drain zugehörig sind.
  17. Vertikaler Feldeffekttransistor nach Anspruch 14, wobei sich zwischen 1 bis 25 Rippenkanäle auf und in elektrischem Kontakt mit dem ersten Drain befinden und sich zwischen 1 bis 25 Rippenkanäle auf und in elektrischem Kontakt mit dem zweiten Drain befinden.
  18. Vertikaler Feldeffekttransistor nach Anspruch 14, wobei die Rippenkanäle eine Höhe im Bereich von ungefähr 30 nm bis ungefähr 400 nm haben.
  19. Vertikaler Feldeffekttransistor nach Anspruch 14, wobei der erste Drain und die Sources auf den Rippenkanälen, die dem ersten Drain zugehörig sind, ein n-dotiertes Material aufweisen, und der zweite Drain und die Sources auf den Rippenkanälen, die dem zweiten Drain zugehörig sind, ein p-dotiertes Material aufweisen.
  20. Vertikaler Feldeffekttransistor nach Anspruch 14, wobei der erste Drain und die Sources auf den Rippenkanälen, die dem ersten Drain zugehörig sind, Bor-dotiertes Siliciumgermanium (SiGe-B) aufweisen, und der zweite Drain und die Sources auf den Rippenkanälen, die dem zweiten Drain zugehörig sind, Phosphor-dotiertes Siliciumcarbid (SiC-P) aufweisen, und wobei die Rippenkanäle intrinsisches Silicium aufweisen.
DE112016003961.1T 2015-12-18 2016-12-15 Vertikale Transistoren und Verfahren zur Herstellung derselben Active DE112016003961B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/975,168 2015-12-18
US14/975,168 US9431305B1 (en) 2015-12-18 2015-12-18 Vertical transistor fabrication and devices
PCT/IB2016/057645 WO2017103832A1 (en) 2015-12-18 2016-12-15 Vertical transistor fabrication and devices

Publications (2)

Publication Number Publication Date
DE112016003961T5 true DE112016003961T5 (de) 2018-05-30
DE112016003961B4 DE112016003961B4 (de) 2021-07-08

Family

ID=56739967

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112016003961.1T Active DE112016003961B4 (de) 2015-12-18 2016-12-15 Vertikale Transistoren und Verfahren zur Herstellung derselben

Country Status (6)

Country Link
US (7) US9431305B1 (de)
JP (1) JP6788672B2 (de)
CN (1) CN108431953B (de)
DE (1) DE112016003961B4 (de)
GB (1) GB2556260B (de)
WO (1) WO2017103832A1 (de)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102168936B1 (ko) * 2014-03-28 2020-10-22 인텔 코포레이션 수직 반도체 디바이스들을 위한 선택적으로 재성장된 상부 컨택트
US9431305B1 (en) * 2015-12-18 2016-08-30 International Business Machines Corporation Vertical transistor fabrication and devices
US9954101B2 (en) * 2016-06-15 2018-04-24 International Business Machines Corporation Precise junction placement in vertical semiconductor devices using etch stop layers
US10424515B2 (en) * 2016-06-30 2019-09-24 International Business Machines Corporation Vertical FET devices with multiple channel lengths
US9922983B1 (en) * 2016-09-22 2018-03-20 International Business Machines Corporation Threshold voltage modulation through channel length adjustment
US9768166B1 (en) * 2016-09-26 2017-09-19 International Business Machines Corporation Integrated LDMOS and VFET transistors
WO2018063277A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Integrated circuit devices with non-collapsed fins and methods of treating the fins to prevent fin collapse
US10297598B2 (en) 2017-01-16 2019-05-21 International Business Machines Corporation Formation of full metal gate to suppress interficial layer growth
US10840354B2 (en) * 2017-02-06 2020-11-17 International Business Machines Corporation Approach to bottom dielectric isolation for vertical transport fin field effect transistors
US9960254B1 (en) 2017-02-06 2018-05-01 International Business Machines Corporation Replacement metal gate scheme with self-alignment gate for vertical field effect transistors
US9870952B1 (en) 2017-02-07 2018-01-16 International Business Machines Corporation Formation of VFET and finFET
US10468524B2 (en) 2017-03-24 2019-11-05 International Business Machines Corporation Vertical field effect transistor with improved reliability
US10056289B1 (en) 2017-04-20 2018-08-21 International Business Machines Corporation Fabrication of vertical transport fin field effect transistors with a self-aligned separator and an isolation region with an air gap
US10177037B2 (en) * 2017-04-25 2019-01-08 Globalfoundries Inc. Methods of forming a CT pillar between gate structures in a semiconductor
US10236379B2 (en) 2017-05-12 2019-03-19 Globalfoundries Inc. Vertical FET with self-aligned source/drain regions and gate length based on channel epitaxial growth process
US9991359B1 (en) 2017-06-15 2018-06-05 International Business Machines Corporation Vertical transistor gated diode
US9960077B1 (en) * 2017-08-17 2018-05-01 Globalfoundries Inc. Ultra-scale gate cut pillar with overlay immunity and method for producing the same
US10672888B2 (en) 2017-08-21 2020-06-02 International Business Machines Corporation Vertical transistors having improved gate length control
US10176997B1 (en) 2017-09-11 2019-01-08 International Business Machines Corporation Direct gate patterning for vertical transport field effect transistor
US11081483B2 (en) 2017-09-29 2021-08-03 Intel Corporation CMOS circuit with a group III-nitride transistor and method of providing same
US10256320B1 (en) 2017-10-06 2019-04-09 International Business Machines Corporation Vertical field-effect-transistors having a silicon oxide layer with controlled thickness
US10297507B2 (en) 2017-10-17 2019-05-21 International Business Machines Corporation Self-aligned vertical field-effect transistor with epitaxially grown bottom and top source drain regions
US10236346B1 (en) 2017-10-25 2019-03-19 International Business Machines Corporation Transistor having a high germanium percentage fin channel and a gradient source/drain junction doping profile
US10319836B1 (en) 2017-12-20 2019-06-11 International Business Machines Corporation Effective junction formation in vertical transistor structures by engineered bottom source/drain epitaxy
US10340341B1 (en) 2017-12-20 2019-07-02 International Business Machines Corporation Self-limiting and confining epitaxial nucleation
US10615276B2 (en) * 2017-12-22 2020-04-07 International Business Machines Corporation Integration of input/output device in vertical field-effect transistor technology
US10811528B2 (en) * 2018-03-21 2020-10-20 International Business Machines Corporation Two step fin etch and reveal for VTFETs and high breakdown LDVTFETs
US10361315B1 (en) 2018-03-22 2019-07-23 International Business Machines Corporation Method and apparatus of fabricating source and drain epitaxy for vertical field effect transistor
US10686057B2 (en) 2018-04-12 2020-06-16 International Business Machines Corporation Vertical transport FET devices having a sacrificial doped layer
US10593797B2 (en) 2018-06-26 2020-03-17 International Business Machines Corporation Vertical transport field effect transistor structure with self-aligned top junction through early top source/drain epitaxy
US10756097B2 (en) * 2018-06-29 2020-08-25 International Business Machines Corporation Stacked vertical transistor-based mask-programmable ROM
CN109326650B (zh) * 2018-10-10 2022-04-19 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US20200135585A1 (en) * 2018-10-29 2020-04-30 International Business Machines Corporation Maskless top source/drain epitaxial growth on vertical transport field effect transistor
US10777659B2 (en) 2018-11-15 2020-09-15 International Business Machines Corporation Self-aligned bottom source/drain epitaxial growth in vertical field effect transistors
US11024738B2 (en) * 2019-03-13 2021-06-01 International Business Machines Corporation Measurement of top contact resistance in vertical field-effect transistor devices
US11011411B2 (en) * 2019-03-22 2021-05-18 International Business Machines Corporation Semiconductor wafer having integrated circuits with bottom local interconnects
US10937890B2 (en) 2019-04-03 2021-03-02 International Business Machines Corporation Vertical field-effect transistor late gate recess process with improved inter-layer dielectric protection
US11437489B2 (en) 2019-09-27 2022-09-06 International Business Machines Corporation Techniques for forming replacement metal gate for VFET
KR20210081679A (ko) * 2019-12-24 2021-07-02 삼성전자주식회사 반도체 장치
US11615992B2 (en) * 2020-01-15 2023-03-28 International Business Machines Corporation Substrate isolated VTFET devices

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206394A (ja) * 1992-01-24 1993-08-13 Mitsubishi Electric Corp 電界効果トランジスタおよびその製造方法
US5521422A (en) * 1994-12-02 1996-05-28 International Business Machines Corporation Corner protected shallow trench isolation device
US5929477A (en) * 1997-01-22 1999-07-27 International Business Machines Corporation Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US6483171B1 (en) * 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
US6580124B1 (en) 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
TW533473B (en) 2001-12-31 2003-05-21 Silicon Integrated Sys Corp Manufacturing method of shallow trench isolation
CN100570894C (zh) 2004-01-22 2009-12-16 国际商业机器公司 垂直鳍片场效应晶体管mos器件
JP2005310921A (ja) * 2004-04-19 2005-11-04 Okayama Prefecture Ｍｏｓ型半導体装置及びその製造方法
KR100673105B1 (ko) * 2005-03-31 2007-01-22 주식회사 하이닉스반도체 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법
US20070148939A1 (en) * 2005-12-22 2007-06-28 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof
KR100723527B1 (ko) 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자
US7892956B2 (en) 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
JP2009094364A (ja) * 2007-10-10 2009-04-30 Toshiba Corp 半導体装置及びその製造方法
US8274110B2 (en) 2009-05-20 2012-09-25 Micron Technology, Inc. Vertically-oriented semiconductor selection device providing high drive current in cross-point array memory
US7993999B2 (en) 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
CN102832221B (zh) * 2011-06-16 2016-10-26 三星电子株式会社 具有竖直装置和非竖直装置的半导体装置及其形成方法
KR101893848B1 (ko) * 2011-06-16 2018-10-04 삼성전자주식회사 수직 소자 및 비-수직 소자를 갖는 반도체 소자 및 그 형성 방법
US8941187B2 (en) * 2012-01-13 2015-01-27 Globalfoundries Inc. Strain engineering in three-dimensional transistors based on strained isolation material
CN103295902A (zh) 2012-03-02 2013-09-11 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US20130285019A1 (en) 2012-04-26 2013-10-31 Postech Academy-Industry Foundation Field effect transistor and method of fabricating the same
US8598655B1 (en) 2012-08-03 2013-12-03 Infineon Technologies Dresden Gmbh Semiconductor device and method for manufacturing a semiconductor device
US8742492B2 (en) * 2012-08-07 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device with a vertical gate structure
US9466668B2 (en) 2013-02-08 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Inducing localized strain in vertical nanowire transistors
US10276562B2 (en) * 2014-01-07 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multiple threshold voltage and method of fabricating the same
US9087897B1 (en) 2014-01-31 2015-07-21 International Business Machines Corporation Semiconductor structures with pair(s) of vertical field effect transistors, each pair having a shared source/drain region and methods of forming the structures
US9853102B2 (en) * 2014-04-30 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Tunnel field-effect transistor
DE102015106074B4 (de) 2014-11-26 2018-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiterbauelement und verfahren
CN104617137B (zh) 2015-01-19 2018-09-21 华为技术有限公司 一种场效应器件及其制备方法
US9431305B1 (en) * 2015-12-18 2016-08-30 International Business Machines Corporation Vertical transistor fabrication and devices

Also Published As

Publication number Publication date
CN108431953B (zh) 2021-09-28
JP6788672B2 (ja) 2020-11-25
US9941411B2 (en) 2018-04-10
US10388757B2 (en) 2019-08-20
US20170271481A1 (en) 2017-09-21
US10622459B2 (en) 2020-04-14
CN108431953A (zh) 2018-08-21
US9431305B1 (en) 2016-08-30
US10727316B2 (en) 2020-07-28
US9793374B2 (en) 2017-10-17
US20170179259A1 (en) 2017-06-22
US20180226494A1 (en) 2018-08-09
GB201801219D0 (en) 2018-03-14
US9985115B2 (en) 2018-05-29
WO2017103832A1 (en) 2017-06-22
US20170263781A1 (en) 2017-09-14
US20170179303A1 (en) 2017-06-22
GB2556260A (en) 2018-05-23
JP2018537856A (ja) 2018-12-20
DE112016003961B4 (de) 2021-07-08
GB2556260B (en) 2019-09-25
US20170358689A1 (en) 2017-12-14

Similar Documents

Publication Publication Date Title
DE112016003961B4 (de) Vertikale Transistoren und Verfahren zur Herstellung derselben
DE102018205057B4 (de) Gestapelter nanosheet-feldeffekttransistor mit diodenisolation und verfahren zu seiner herstellung
DE102019126237B4 (de) Dielektrische finnen mit unterschiedlichen dielektrizitätskonstanten und grössen in unterschiedlichen zonen einer halbleitervorrichtung
DE112018000201B4 (de) Ansatz für eine Isolierung mit einen unteren Dielektrikum für Vertikaltransport-Finnen-Feldeffekttransistoren
DE102015110636B4 (de) FINFET-Strukturen und Bildungsverfahren
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE102019205650A1 (de) Nanosheet-Feldeffekttransistor mit einem zweidimensionalen halbleitenden Material
DE102018115909A1 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102017118199A1 (de) Finfet-vorrichtung und ausbildungsverfahren
DE102018115901A1 (de) Dielektrischer Abstandshalter zur Vermeidung von Kurzschlüssen
DE102020109494B3 (de) Geschnittene metallgate-befüllung mit lücke
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE112018004228B4 (de) Vorgehensweise für eine einheitlichkeit von dielektrischen elementen mit einem hohen k
DE102019103422A1 (de) Verwenden von Maskenschichten zum Erleichtern der Herstellung von selbstjustierten Kontakten und Durchkontaktierungen
DE112018002294T5 (de) Transistoren mit vertikalem transport mit gleichen gatestapeldicken
DE102018113168A1 (de) Nicht konforme oxidauskleidung und herstellungsverfahren dafür
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102018101016B4 (de) Verfahren zum Schneiden von Metall-Gates und daraus gebildete Strukturen
DE102018104004B4 (de) Gate-Struktur und Verfahren mit verbessertem Gate-Kontakt und verbesserter Schwellenspannung
DE102020120658A1 (de) Transistorgates und Verfahren zu deren Herstellung
DE102020114860A1 (de) Transistor-gates und verfahren zum bilden davon
DE102019123604B4 (de) Fin-feldeffekttransistorvorrichtung und verfahren
DE102018124815A1 (de) FIN-Feldeffekttransistorbauteil und Verfahren
DE102021100840B4 (de) Finfet-vorrichtung und verfahren
DE102020124631B4 (de) Mehrschichtiger isolierfilmstapel und verfahren zu seiner herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027092000

Ipc: H01L0021823800

R018 Grant decision by examination section/examining division
R084 Declaration of willingness to licence
R020 Patent grant now final