DE102018205057B4 - Gestapelter nanosheet-feldeffekttransistor mit diodenisolation und verfahren zu seiner herstellung - Google Patents

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Abstract

Struktur, umfassend:einen Schichtstapel mit einer ersten Halbleiterschicht (12), die einen ersten Leitfähigkeitstyp aufweist, und einer zweiten Halbleiterschicht (10), die einen zweiten Leitfähigkeitstyp aufweist,wobei die erste Halbleiterschicht (12) vertikal angeordnet ist, so dass ein erster pn-Übergang (11) mit der zweiten Halbleiterschicht (10) festgelegt wird;einen Feldeffekttransistor (50) auf der ersten Halbleiterschicht (12), wobei der Feldeffekttransistor (50) einen Fin (20) mit einer Mehrzahl von Nanosheet-Kanalschichten (16), die in einem vertikalen Stapel angeordnet sind, und eine Gatestruktur (42) umfasst, die um die Nanosheet-Kanalschichten (16) gewickelt ist,wobei der erste pn-Übergang (11) in einer vertikalen Ausrichtung zu der Gatestruktur (42) und den Nanosheet-Kanalschichten (16) angeordnet ist;einen ersten Grabenisolationsbereich (36), der sich durch die erste Halbleiterschicht (12) und den ersten pn-Übergang (11) erstreckt; undeinen zweiten Grabenisolationsbereich (36), der sich durch die erste Halbleiterschicht (12) und den ersten pn-Übergang (11) erstreckt, wobei der zweite Grabenisolationsbereich (36) von dem ersten Grabenisolationsbereich (36) horizontal beabstandet ist,wobei der erste pn-Übergang (11) horizontal zwischen dem ersten Grabenisolationsbereich (36) und dem zweiten Grabenisolationsbereich (36) angeordnet ist.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft die Herstellung von Halbleitervorrichtungen und integrierten Schaltungen und genauer Strukturen mit einem Feldeffekttransistor und Verfahren zum Bilden einer Struktur, die einen Feldeffekttransistor umfasst.
  • Vorrichtungsstrukturen für einen Feldeffekttransistor umfassen ein Source, ein Drain, einen Kanal, der zwischen Source und Drain angeordnet ist, und eine Gatestruktur mit einer Gateelektrode und einem Gatedielektrikum, das die Gateelektrode von dem Kanal trennt. Eine an die Gateelektrode angelegte Gatespannung wird verwendet, um ein Schalten vorzusehen, das Source und Drain über den Kanal selektiv miteinander verbindet. Der Kanal eines ebenen Feldeffekttransistors ist unter der oberseitigen Oberfläche eines Substrats angeordnet, auf dem die Gatestruktur ruht.
  • Ein Feldeffekttransistor vom Fin-Typ (FinFET) stellt eine nicht ebene Vorrichtungsstruktur dar, die im Vergleich zu planaren Feldeffekttransistoren in einer integrierten Schaltung dichter gepackt sein kann. Ein FinFET kann einen Fin, der aus einem Körper aus Halbleitermaterial gebildet ist, stark dotierte Source/Drain-Bereiche, die in Abschnitten des Körpers gebildet sind, und eine Gateelektrode umfassen, die sich um einen Kanal wickelt, der in dem Fin-Körper zwischen den Source/Drain-Bereichen angeordnet ist. Im Vergleich zu planaren Transistoren verbessert die Anordnung zwischen der Gatestruktur und dem Fin-Körper die Steuerung über den Kanal und verringert den Verluststrom, der auftritt, wenn sich der FinFET in seinem „Aus“-Zustand befindet. Im Vergleich zu planaren Transistoren erlaubt dies wiederrum, dass niedrigere Schwellspannungen erlaubt sind und es führt zu einem verbesserten Leistungsvermögen und einem geringeren Energieverbrauch.
  • Gestapelte Nanodraht- oder Nanosheet-Feldeffekttransistoren wurden als eine Art von FinFET entwickelt, die eine weitere Zunahmen der Packungsdichte ermöglichen kann. Ein gestapelter Nanosheet-Feldeffekttransistor kann mehrere Nanosheets umfassen, die in einer dreidimensionalen Anordnung auf einem Substrat mit einem auf den Nanosheet-Kanalbereichen gebildeten Gatestapel angeordnet sind. Der Gatestapel kann den Kanalbereich von jedem Nanosheet in einer Gate-all-around-Anordnung an allen Seiten umgeben. Bekannt ist dabei aus der Druckschrift US 2011 / 0 089 400 A1 eine Nanowire-Gate-Vorrichtung, wobei das Gate den Nanowire umgibt und der Draht längsweise unterschiedliche Abschnitte mit unterschiedlichem Leitfähigkeitstyp aufweist.
  • ZUSAMMENFASSUNG
  • Erfindungsgemäß ist eine Struktur nach Anspruch 1 sowie ein Verfahren nach Anspruch 9.
  • Figurenliste
  • Die beiliegenden Figuren, die dieser Beschreibung beigefügt sind und davon einen Teil darstellen, stellen verschiedene Ausführungsformen der Erfindung dar und dienen zusammen mit einer allgemeinen Beschreibung der Erfindung oben und der detaillierten Beschreibung der Ausführungsformen unten zur Erläuterung der Ausführungsformen der Erfindung.
    • Die 1 bis 5 stellen Querschnittansichten einer Vorrichtungsstruktur an nachfolgenden Stufen des Bearbeitungsverfahrens gemäß Ausführungsformen der Erfindung dar.
    • 2A stellt eine Querschnittansicht der Vorrichtungsstruktur in einer Ebene dar, die sich durch eine der Gatestrukturen erstreckt.
    • Die 6 bis 8 stellen Querschnittansichten von Vorrichtungsstrukturen gemäß alternativer Ausführungsformen der Erfindung dar.
  • DETAILLIERTE BESCHREIBUNG
  • Mit Bezug auf 1 und gemäß Ausführungsformen der Erfindung sind eine dotierte Schicht 10 und eine dotierte Schicht 12 auf einem Substrat 14 angeordnet, wobei die dotierte Schicht 10 zwischen der dotierten Schicht 12 und dem Substrat 14 vertikal angeordnet ist. Das Substrat 14 kann ein Vollsubstrat sein, das aus einem einkristallinen Silizium oder einer Siliziumvorrichtungsschicht eines Halbleiter-auf-Isolator (SOI) -Substrats gebildet ist. Die dotierte Schicht 10 und die dotierte Schicht 12 weisen jeweils eine epitaktische Beziehung zu dem Substrat 14 und zueinander auf, so dass die Kristallstrukturen gleich sind.
  • Das Halbleitermaterial der dotierten Schicht 12 weist eine gegenüber dem Halbleitermaterial der dotierten Schicht 10 entgegengesetzte Leitfähigkeit auf und das Halbleitermaterial des Substrats 14 weist gemäß der Ausführungsform auch einen gegenüber dem Halbleitermaterial der dotierten Schicht 10 entgegengesetzten Typ auf. In einer Ausführungsform kann das Halbleitermaterial der dotierten Schicht 10 mit einem elektrisch aktiven Dotierstoff leicht dotiert sein, z.B. einem Dotierstoff vom n-Typ (z.B. Phosphor (P), Arsen (As) oder Antimon (Sb)), der aus der Gruppe V des Periodensystems ausgewählt ist und effektiv eine Leitfähigkeit vom n-Typ verleiht. Die Halbleitermaterialien der dotierten Schicht 12 des Substrats 14 können mit einem elektrisch aktiven Dotierstoff leicht dotiert sein, der aus der Gruppe III des Periodensystems (z.B. Bor (B)) in einer Konzentration ausgewählt sein kann, die zur Ausübung einer Leitfähigkeit vom p-Typ effektiv ist. Die dotierte Schicht 10 und die dotierte Schicht 12 können durch eine Ionenimplantation des Substrats 14 gebildet oder auf dem Substrat 14 epitaktisch gewachsen werden.
  • Wenn die dotierten Schichten 10, 12 durch ein epitaktisches Wachstum gebildet werden, bildet die Kristallstruktur des Substrats 14 eine Kristallvorlage für das Wachstum der Kristallstruktur der dotierten Schichten 10 und 12. Zum Beispiel können die dotierten Schichten 10 und 12 unter Verwendung eines epitaktischen Niedertemperatur (LTE, low temperature epitaxial) -Wachstumsprozesses gebildet werden, z.B. einer Gasphasenepitaxie (VPE, vapor phase epitaxy), die bei einer Wachstumstemperatur im Bereich von 400° Celsius bis 850° Celsius durchgeführt wird. Das Halbleitermaterial der dotierten Schichten 10, 12 kann während des Wachstums in situ dotiert sein, um entgegengesetzte Leitfähigkeitstypen aufzuweisen.
  • Wenn die dotierten Schichten 10, 12 durch Ionenimplantation gebildet werden, werden energiereiche Ionen zur Verleihung eines Leitfähigkeitstyps durch eine oberseitige Oberfläche des Substrats 14 eingebracht und stoppen aufgrund des Energieverlustes entlang einer vertikalen Tiefe unterhalb der oberseitigen Oberfläche, um die dotierte Schicht 12 zu bilden. Energiereiche Ionen zur Verleihung des entgegengesetzten Leitfähigkeitstyps werden durch die oberseitige Oberfläche des Substrats 14 eingebracht und stoppen im Allgemeinen aufgrund des Energieverlustes entlang der vertikalen Tiefe unterhalb der oberseitigen Oberfläche, um die dotierte Schicht 10 zu bilden. In jedem Fall können die Ionen aus einem geeigneten Quellengas erzeugt und unter ausgewählten Implantationsbedingungen unter Verwendung eines lonenimplantationsgeräts in das Substrat 14 implantiert werden. Die Implantationsbedingungen (z.B. lonensorte, Dosis, kinetische Energie), kann ausgewählt sein, um die elektrische Leitfähigkeit und das Tiefenprofil (insbesondere Dicke) von jeder der dotierten Schichten 10, 12 zu bestimmen.
  • Die Halbleiterschichten 16 und die Halbleiteropferschichten 18 werden in einer abwechselnden Abfolge als ein vertikaler Stapel auf der dotierten Schicht 12 gebildet. Die Halbleiterschichten 16 können Nanodrähte oder Nanosheets sein, die aus einem Halbleitermaterial gebildet sind, wie z.B. einem einkristallinen Silizium (Si). Die Halbleiteropferschichten 18 können aus einem Halbleitermaterial gebildet sein, wie z.B. Siliziumgermanium (SiGe). Die Halbleiterschichten 16 und 18 können aus einem einkristallinen Halbleitermaterial gebildet sein, das durch einen epitaktischen Wachstumsprozess gebildet wird, und wenigstens die Halbleiterschichten 16 können nichtdotiert sein. Das Halbleitermaterial der Halbleiteropferschichten 18 ist ausgewählt, so dass es bezüglich des Halbleitermaterials der Halbleiterschichten 16 selektiv entfernt wird. Gemäß der Verwendung hierin bezeichnet der Ausdruck „selektiv“ hinsichtlich eines Materialentfernungsprozesses (z.B. Ätzen), dass die Materialentfernungsrate (insbesondere Ätzrate) für das Zielmaterial unter einer geeigneten Wahl eines Ätzmittels größer ist als die Entfernungsrate für wenigstens ein anderes Material, das dem Materialentfernungsprozess ausgesetzt wird. Die Anzahl von Halbleiterschichten 16 und Halbleiteropferschichten 18 kann sich von der in der anschaulichen Ausführungsform dargestellten Anzahl unterscheiden.
  • Mit Bezug auf die 2, 2A, in denen ähnliche Bezugszeichen ähnliche Merkmale in 1 bezeichnen, und in einer anschließenden Fertigungsphase des Bearbeitungsverfahrens kann ein Fin 20 durch Fotolithografie- und Ätzprozesse gebildet werden, wie etwa eines Seitenwandbildübertragungs (SIT, sidewall image transfer) -Prozesses oder einer selbstausgerichteten Doppelstrukturierung (SADP, self-aligned double patterning). Der Fin 20 stellt einen dreidimensionalen Körper dar, der aus dem Halbleitermaterial der Halbleiterschichten 16 und 18 gebildet wird und entlang der Längsrichtung in parallelen Reihen zu anderen identischen Finnen (nicht dargestellt) angeordnet sein kann. Der Fin 20 steht in einer vertikalen Richtung relativ zu der oberseitigen Oberfläche der dotierten Schicht 12 hervor.
  • Es werden Grabenisolationsbereiche 22 gebildet, die sich von der oberseitigen Oberfläche der dotierten Schicht 12 wegerstrecken, die durch die dotierte Schicht 10 und die dotierte Schicht 12 eindringen und sich ferner zu einer flachen Tiefe in das Substrat 14 erstrecken. Die Grabenisolationsbereiche 22 können aus einem Dielektrikumsmaterial gebildet sein, wie z.B. einem Oxid des Siliziums (z.B. Siliziumdioxid (SiO2)), das durch eine chemische Gasphasenabscheidung (CVD) abgeschieden und auf die oberseitige Oberfläche der dotierten Schicht 12 zurückgeätzt wird.
  • Es werden Opfergatestrukturen 24 gebildet, die mit den Außenflächen des Fins 20 und den Grabenisolationsbereichen 22 überlappen. Die Opfergatestrukturen 24 können aus einem Halbleitermaterial gebildet sein, wie z.B. Polysilizium, das durch CVD abgeschieden und durch ein reaktives lonenätzen (RIE) strukturiert wird. Die Opfergatestrukturen 24 können aufgrund des Strukturierens durch entsprechende Hartmaskenabschnitte 28 bedeckt werden. Neben den vertikalen Seitenwänden der Opfergatestrukturen 24 sind Abstandshalter 30 angeordnet. Die Abstandshalter 30 können aus einem Dielektrikumsmaterial mit niedriger Permittivität/lowk-Dielektrikumsmaterial gebildet werden, wie z.B. Siliziumoxykohlenstoff (SiOC), das abgeschieden und anisotrop geätzt wird.
  • Mit Bezug auf 3, in der ähnliche Bezugszeichen ähnliche Merkmale in 2 bezeichnen, und gemäß einer anschließenden Fertigungsphase des Bearbeitungsverfahrens werden Gräben 32 gebildet, die sich von der oberseitigen Oberfläche des Fins 20 durch den Fin 20 und die beiden dotierten Schichten 10, 12 zu einer flachen Tiefe in das Substrat 14 erstrecken. Die Gräben 32 sind in den Abstandshaltern zwischen den Opfergatestrukturen 24 angeordnet. Entsprechende Abschnitte der Gräben 32 in den dotierten Schichten 10, 12 und dem Substrat 14 weisen eine gegebene Tiefe d0 relativ zu der oberseitigen Oberfläche der dotierten Schicht 12 auf.
  • Nachdem die vertikalen Seitenwände des Fins 20 durch die Bildung der Gräben 32 freigelegt sind, werden die Halbleiteropferschichten 18 durch einen Ätzprozess vertieft, der die Halbleiteropferschichten 18 selektiv zu den Halbleiterschichten 16 entfernt. In den Aussparungen werden dielektrische Abstandshalter 34 zwischen benachbarten Paaren der Halbleiterschichten 16 gebildet. Die dielektrischen Abstandshalter 34 können aus einem Dielektrikumsmaterial gebildet werden, wie z.B. Siliziumnitrid (Si3N4), das in den Aussparungen und auf den vertikalen Seitenwänden und der oberseitigen Oberfläche des Fins 20 mittels einer Atomlagenabscheidung (ALD) abgeschieden und durch einen isotropen Ätzprozess, wie z.B. eine Ätzung mit heißer Phosphorsäure, geätzt wird, der das Dielektrikumsmaterial entfernt, das nicht innerhalb der Aussparungen angeordnet ist.
  • Mit Bezug auf 4, in der ähnliche Bezugszeichen ähnliche Merkmale in 3 bezeichnen, und in einer anschließenden Fertigungsphase des Bearbeitungsverfahrens werden die entsprechenden Abschnitte der Gräben 32 in den dotierten Schichten 10, 12 und dem Substrat 14 zur Bildung von Grabenisolationsbereichen 36 mit einem Dielektrikumsmaterial gefüllt. Das Dielektrikumsmaterial, das die Grabenisolationsbereiche 36 bildet, kann ein Oxid des Siliziums darstellen (z.B. Siliziumdioxid (SiO2)), das durch CVD abgeschieden und auf die oberseitige Oberfläche der dotierten Schicht 12 zurückgeätzt wird. Die Grabenisolationsbereiche 36 sind zu der Gestalt der Gräben 32 in den dotierten Schichten 10, 12 und dem Substrat 14 konform. Die Grabenisolationsbereiche 36 erstrecken sich vertikal aus der größten Tiefe der Gräben 32 zu der oberseitigen Oberfläche der dotierten Schicht 12 und demzufolge zu der unterseitigen Oberfläche des Fins 20. Demzufolge weisen die Grabenisolationsbereiche 36 eine Höhe oder Dicke gleich der größten Tiefe der Gräben 32 auf. Die Grabenisolationsbereiche 36 unterteilen jede die dotierten Schichten 10 und 12 in mehrere Abschnitte.
  • Source/Drain-Bereiche 40 eines Feldeffekttransistors 50 werden an den Seitenflächen des Fins 20 gebildet, die zwischen den Opfergatestrukturen 24 freiliegen. Die Source/Drain-Bereiche 40 sind auf den Grabenisolationsbereichen 36 angeordnet und erstrecken sich in einer vertikalen Richtung über den Grabenisolationsbereichen 36. Der Ausdruck „Source/Drain-Bereich“ bezeichnet hierin einen dotierten Bereich eines Halbleitermaterials, der als Source oder Drain eines Feldeffekttransistors fungieren kann. Die Source/Drain-Bereiche 40 sind mit den Halbleiterschichten 16 verbunden und von den Halbleiteropferschichten 18 durch die dielektrischen Abstandshalter 34 physikalisch getrennt. Einer der Grabenisolationsbereiche 36 ist zu den Source/Drain-Bereichen 40 ausgerichtet, wenigstens auf Grund von zum Teil der Selbstausrichtung, die für die Gräben 32 erforderlich ist.
  • Das Halbleitermaterial, das die Source/Drain-Bereiche 40 darstellt, kann stark dotiert sein, so dass es entweder eine elektrische Leitfähigkeit vom p-Typ oder eine elektrische Leitfähigkeit vom n-Typ aufweist, In einer Ausführungsform können die Source/Drain-Bereiche 40 durch einen selektiven epitaktischen Wachstums (SEG, selective epitaxial growth) -Prozess gebildet werden, in dem sich Halbleitermaterial zum epitaktischen Wachsen auf Halbleiteroberflächen (z.B. die Halbleiterschichten 16) ansammelt, sich jedoch nicht zum epitaktischen Wachsen auf Isolatorflächen (z.B. Hartmaskenabschnitten 28, Abstandshalter 30 und Grabenisolationsbereiche 36) ansammelt.
  • Mit Bezug auf 5, in der ähnliche Bezugszeichne ähnliche Merkmale in 4 bezeichnen, und in einer anschließenden Fertigungsphase des Bearbeitungsverfahrens wird eine Schicht 38 zum Füllen von Lücken abgeschieden und eingeebnet, so dass sie zu den Hartmaskenabschnitten 28 koplanar ist. Die Schicht 38 zum Füllen von Lücken kann aus einem Dielektrikumsmaterial gebildet werden, wie z.B. Siliziumdioxid (SiO2), das durch CVD abgeschieden wird. In einem Austauschgateprozess werden die Opfergatestrukturen 24 und Halbleiteropferschichten 18 entfernt und durch funktionsfähige Gatestrukturen 42 des Feldeffekttransistors 50 ersetzt. Die Halbleiterschichten 16 legen Nanodraht- oder Nanosheet-Kanalbereiche des Feldeffekttransistors 50 fest, die in einem vertikalen Stapel angeordnet sind. Abschnitte der funktionsfähigen Gatestrukturen sind in den Räumen angeordnet, die durch die entfernten Halbleiteropferschichten 18 eingenommen werden, und umgeben die Halbleiterschichten 16 in einer Gate-all-around-Anordnung, in der Abschnitte der Gatestruktur um die einzelnen Halbleiterschichten 16 gewickelt sind.
  • Die funktionsfähigen Gatestrukturen 42 können eine Gatedielektrikumsschicht umfassen, die aus einem Dielektrikumsmaterial gebildet wird, wie z. B. einem Dielektrikum mit großer Permittivität/High-k-Dielektrikum, und einer Metallgateelektrode, die aus einer oder mehreren Barrierenmetallschichten und/oder Austrittsarbeitsmetallschichten gebildet wird, wie z.B. Titanaluminiumkohlenstoff (TiAIC) oder Titanitrid (TiN), und einer Metallgatefüllschicht, die einen Leiter umfasst, wir z. B. Wolfram (W). Die Gatedielektrikumsschicht ist zwischen der Gateelektrode und den Halbleiterschichten 16 angeordnet. Der Ausdruck „Opfergatestruktur“ wird hierin verwendet, um eine Platzhalterstruktur für eine funktionsfähige Gatestruktur zu bezeichnen, die nachfolgend zu bilden ist. Der Ausdruck „funktionsfähige Gatestruktur“, wie hierin verwendet, bezieht sich auf eine dauerhafte Gatestruktur, die zur Steuerung eines Ausgangsstroms (insbesondere ein Fluss von Ladungsträgern im Kanal) einer Halbleitervorrichtung verwendet wird.
  • Es folgen eine Silizidierung, eine Middle-of-Line (MOL) und Back-End-of-line (BEOL) - Bearbeitung, was eine Bildung von Kontakten und einer Verdrahtung für die lokale Zwischenverbindungsstruktur, die die Vorrichtungsstruktur überlagert, und eine Bildung von Dielektrikumsschichten, Durchkontaktierungsverbindungen (via plugs) und einer Verdrahtung für eine Zwischenverbindungsstruktur umfasst, die mit den funktionsfähigen Gatestrukturen 42 und den Source/Drain-Bereichen 40 des Feldeffekttransistors 50 durch die Zwischenverbindungsverdrahtung gekoppelt ist.
  • Die dotierte Schicht 10 und die dotierte Schicht 12, die entgegengesetzte elektrische Leitfähigkeitstypen aufweisen, definieren eine Diodencharakteristik des pn-Übergangs 11. Die dotierte Schicht 10 und das Substrat 14, die auch entgegengesetzte elektrische Leitfähigkeitstypen aufweisen, legen einen pn-Übergang 13 einer Diode fest, die mit der anderen Diode in Reihe geschaltet ist. In einer Ausführungsform kann das Substrat 14 aus einem Halbleitermaterial von einem p-Typ gebildet sein und die dotierte Schicht 10 kann aus einem Halbleitermaterial vom n-Typ gebildet sein.
  • Diese Dioden, die Rücken-an-Rücken angeordnet sind und durch die pn-Übergänge 11, 13 festgelegt werden, sind zu der parasitären Kanalkapazität in dem Substrat 14, die bei Anlegen einer Spannung an die funktionsfähigen Gatestrukturen 42 während eines Schaltens des Feldeffekttransistors 50 zugeordnet wird, elektrisch in Reihe geschaltet. Die effektive Kapazität ist gleich der parasitären Kanalkapazität in Kombination mit der Diodenkapazität. Da die große Diodenkapazität eingeführt wird, ist die effektive Kapazität bedeutend geringer als die parasitäre Kapazität des Kanals.
  • Die dotierten Schichten 10, 12 und die pn-Übergänge 11, 13 sind unterhalb der Nanosheet-Kanalschichten, die durch die Halbleiterschichten 16 und die funktionsfähigen Gatestrukturen 42 des Feldeffekttransistors 50 festgelegt werden, vertikal angeordnet. Die Grabenisolationsbereiche 36 sind unterhalb den Source/Drain-Bereichen 40 des Feldeffekttransistors 50 lediglich vertikal angeordnet und unterbrechen die Durchgängigkeit der pn-Übergänge 11, 13 durch Unterteilen der pn-Übergänge 11, 13 in Abschnitte. Ein Abschnitt der pn-Übergänge 11, 13 ist in vertikaler Ausrichtung zu jeder Menge der funktionsfähigen Gatestrukturen 42 und den Nanosheet-Kanalschichten angeordnet, die durch die Halbleiterschichten 16 festgelegt werden. Die Grabenisolationsbereiche 36 legen seitliche Grenzen für die Seitenkanten der dotierten Schichten 10, 12 und Endebenen für die pn-Übergänge 11, 13 fest. Die pn-Übergänge 11, 13 sind an entsprechenden Tiefen angeordnet, die flacher sind als die größte Tiefe der Gräben 32 und der Grabenisolationsbereiche 36 in den Gräben 32.
  • In einer Ausführungsform kann der Feldeffekttransistor 50 eine Langkanalvorrichtung darstellen, in der der Fin 20 eine Breite und eine Länge aufweist, die lang genug sind, so dass Kanteneffekte der Seiten des Fins 20 vernachlässigt werden können.
  • Mit Bezug auf 6, in der ähnliche Bezugszeichen ähnliche Merkmale in 5 bezeichnen, und gemäß Ausführungsformen der Erfindung kann die Anordnung der Grabenisolationsbereiche 36 und des pn-Übergangs 13 modifiziert werden, so dass der pn-Übergang 13 entsprechend einer Tiefe relativ der oberseitigen Oberfläche der dotierten Schicht 12 neu angeordnet wird, die unterhalb (insbesondere tiefer ist als) der Grabenisolationsbereich 36 angeordnet ist. Insbesondere kann der pn-Übergang 13 in einer Tiefe d1 angeordnet sein, die größer ist als die Tiefe d0 (3). In einer Ausführungsform kann die Höhe oder Dicke der dotierten Schicht 10 in der Vertikalrichtung vergrößert sein, um die Modifizierung bereitzustellen. In einer Ausführungsform können die Gräben 32 modifiziert sein, so dass sie sich lediglich teilweise durch die dotierte Schicht 10 erstrecken und demzufolge aufgrund der flacheren Eindringtiefe nicht in das Substrat 14 eindringen.
  • Mit Bezug auf 7, in der ähnliche Bezugszeichen ähnliche Merkmale in 5 bezeichnen, und gemäß Ausführungsformen der Erfindung kann die dotierte Schicht 10 aus der Struktur entfernt werden und der Leitfähigkeitstyp des Halbleitermaterials des Substrats kann als entgegengesetzt zu dem Leitfähigkeitstyp des Halbleitermaterials der dotierten Schicht 12 ausgewählt sein. Ein Stegabschnitt des Substrats 14 erstreckt sich vertikal zwischen benachbarten Grabenisolationen 36, um bei der Bildung eines pn-Übergangs 52 mit dem zugeordneten Abschnitt der dotierten Schicht 12 zusammenzuwirken, der horizontal zwischen benachbarten Grabenisolationen 36 angeordnet ist. Die Gegenwart von lediglich einem einzelnen pn-Übergang 52 stellt eine einzelne Diode bereit, die mit der parasitären Kapazität des Kanals in dem Substrat 14 elektrisch in Reihe geschaltet ist, das der Anlegung der Spannung an die funktionsfähigen Gatestrukturen 42 während des Schaltens des Feldeffekttransistors zugeordnet wird.
  • In einer Ausführungsform kann das Halbleitermaterial der dotierten Schicht 12 dotiert sein, so dass es eine Leitfähigkeit vom p-Typ aufweist, und das Halbleitermaterial des Substrats 14 kann dotiert sein, so dass es eine Leitfähigkeit vom n-Typ aufweist. Die dotierte Schicht 12 und das Substrat 14 mit einer solchen vertikalen Anordnung von Leitfähigkeitstypen kann insbesondere für einen Feldeffekttransistor 50 vom p-Typ geeignet sein. In einer Ausführungsform kann das Halbleitermaterial der dotierten Schicht 12 dotiert sein, so dass es eine Leitfähigkeit vom n-Typ aufweist und das Halbleitermaterial des Substrats 14 kann dotiert sein, so dass es eine Leitfähigkeit vom p-Typ aufweist. Die dotierte Schicht 12 und das Substrat 14 mit einer solchen vertikalen Anordnung der elektrischen Leitfähigkeitstypen kann für einen Feldeffekttransistor 50 vom n-Typ besonders geeignet sein.
  • Mit Bezug auf 8, in der ähnliche Bezugszeichen ähnliche Merkmale in 5 bezeichnen, und gemäß Ausführungsformen der Erfindung kann das Halbleitermaterial der dotierten Schicht 10 dotiert sein, so es eine Leitfähigkeit vom p-Typ aufweist, das Halbleitermaterial der dotierten Schicht 12 kann dotiert sein, so dass es eine Leitfähigkeit vom n-Typ aufweist. Die dotierte Schicht 10 kann in dem Halbleitermaterial einer n-Wanne 21 angeordnet sein, die in dem Substrat 14 vom p-Typ z.B. durch Ionenimplantation gebildet wird.
  • Die oben beschriebenen Verfahren werden in der Herstellung von integrierten Schaltungschips verwendet. Die sich ergebenen integrierten Schaltungschips können durch den Hersteller in der Form von rohen Wafern (z.B. als ein einzelner Wafer mit mehreren nicht gehausten Chips), als ein nacktes Die oder in gehauster Form vertrieben werden. Im letzteren Fall ist der Chip in einem Einzelchipgehäuse (z.B. einem Plastikträger mit Leitungen, die an einem Motherboard oder einem anderen Träger höherer Ordnung angebracht sind) oder in einem Mehrchipgehäuse montiert (z.B. einem Keramikträger, der Zwischenverbindungen und/oder vergrabenen Zwischenverbindungen auf wenigstens einer Seitenfläche ausweist). In jedem Fall kann der Chip mit anderen Chips, diskreten Schaltungselementen und/oder anderen signalverarbeitenden Vorrichtungen als Teil von einem Zwischenprodukt oder einem Endprodukt integriert werden.
  • Bezugnahmen hierin auf Ausdrücke wie „vertikal“, „horizontal“, „seitlich“ usw. erfolgen beispielhaft und nicht beschränkend zur Festlegung eines Bezugrahmens. Ausdrücke wie „horizontal“ und „seitlich“ betreffen eine Richtung in einer Ebene parallel zu einer oberseitigen Oberfläche eines Halbleitersubstrats, unabhängig von dessen tatsächlicher Orientierung im dreidimensionalen Raum. Ausdrücke wie „vertikal“ und „normal“ bezeichnen eine Richtung senkrecht zu der „horizontalen“ und „seitlichen“ Richtung. Ausdrücke wie „über“ und „unter“ zeigen Anordnungen von Elementen oder Strukturen relativ zueinander und/oder zu der oberseitigen Oberfläche des Halbleitersubstrats gegenüber einer relativen Erhöhung an.
  • Ein Merkmal, das mit einem anderen Element „verbunden“ oder „gekoppelt ist“, kann mit dem anderen Element direkt verbunden oder gekoppelt sein oder kann stattdessen wenigstens ein dazwischen angeordnetes Element aufweisen. Ein Merkmal kann mit einem anderen Element „direkt verbunden sein“ oder „direkt gekoppelt sein“, wenn keine dazwischen liegenden Elemente vorhanden sind. Ein Merkmal kann „indirekt verbunden sein“ oder „indirekt gekoppelt sein“ mit einem anderen Element, wenn wenigstens ein dazwischenliegendes Element vorhanden ist.

Claims (13)

  1. Struktur, umfassend: einen Schichtstapel mit einer ersten Halbleiterschicht (12), die einen ersten Leitfähigkeitstyp aufweist, und einer zweiten Halbleiterschicht (10), die einen zweiten Leitfähigkeitstyp aufweist, wobei die erste Halbleiterschicht (12) vertikal angeordnet ist, so dass ein erster pn-Übergang (11) mit der zweiten Halbleiterschicht (10) festgelegt wird; einen Feldeffekttransistor (50) auf der ersten Halbleiterschicht (12), wobei der Feldeffekttransistor (50) einen Fin (20) mit einer Mehrzahl von Nanosheet-Kanalschichten (16), die in einem vertikalen Stapel angeordnet sind, und eine Gatestruktur (42) umfasst, die um die Nanosheet-Kanalschichten (16) gewickelt ist, wobei der erste pn-Übergang (11) in einer vertikalen Ausrichtung zu der Gatestruktur (42) und den Nanosheet-Kanalschichten (16) angeordnet ist; einen ersten Grabenisolationsbereich (36), der sich durch die erste Halbleiterschicht (12) und den ersten pn-Übergang (11) erstreckt; und einen zweiten Grabenisolationsbereich (36), der sich durch die erste Halbleiterschicht (12) und den ersten pn-Übergang (11) erstreckt, wobei der zweite Grabenisolationsbereich (36) von dem ersten Grabenisolationsbereich (36) horizontal beabstandet ist, wobei der erste pn-Übergang (11) horizontal zwischen dem ersten Grabenisolationsbereich (36) und dem zweiten Grabenisolationsbereich (36) angeordnet ist.
  2. Struktur nach Anspruch 1, wobei die zweite Halbleiterschicht (10) ein Halbleitersubstrat (14) ist.
  3. Struktur nach Anspruch 1, wobei der Schichtstapel eine dritte Halbleiterschicht (14) mit dem ersten Leitfähigkeitstyp umfasst, die zweite Halbleiterschicht (10) vertikal zwischen der ersten Halbleiterschicht (12) und der dritten Halbleiterschicht (14) angeordnet ist und die dritte Halbleiterschicht (14) einen zweiten pn-Übergang (13) mit der zweiten Halbleiterschicht (10) festlegt.
  4. Struktur nach Anspruch 3, wobei der erste Grabenisolationsbereich (36) und der zweite Grabenisolationsbereich (36) sich jeweils durch die zweite Halbleiterschicht (10) und den zweiten pn-Übergang (13) in die dritte Halbleiterschicht (14) erstrecken und der zweite pn-Übergang (13) horizontal zwischen dem ersten Grabenisolationsbereich (36) und dem zweiten Grabenisolationsbereich (36) angeordnet ist.
  5. Struktur nach Anspruch 3, wobei die dritte Halbleiterschicht (14) ein Halbleitersubstrat (14) ist.
  6. Struktur nach Anspruch 3, wobei die dritte Halbleiterschicht (14) eine Wanne in einem Halbleitersubstrat (14) ist.
  7. Struktur nach Anspruch 3, wobei der erste Grabenisolationsbereich (36) und der zweite Grabenisolationsbereich (36) sich zu einer ersten Tiefe relativ zu einer oberseitigen Oberfläche der ersten Halbleiterschicht (12) erstrecken, wobei der zweite pn-Übergang (13) in einer zweiten Tiefe relativ zu der oberseitigen Oberfläche der ersten Halbleiterschicht (12) angeordnet ist und die zweite Tiefe größer ist als die erste Tiefe.
  8. Struktur nach Anspruch 1, wobei der Feldeffekttransistor (50) einen ersten Source/Drain-Bereich (40) und einen zweiten Source/Drain-Bereich (40) umfasst, wobei die Gatestruktur (42) und die Nanosheet-Kanalschichten (16) zwischen dem ersten Source/Drain-Bereich (40) und dem zweiten Source/Drain-Bereich (40) horizontal angeordnet sind, wobei der erste Source/Drain-Bereich (40) in einer vertikalen Ausrichtung zu dem ersten Grabenisolationsbereich (36) angeordnet ist und der zweite Source/Drain-Bereich (40) in einer vertikalen Ausrichtung zu dem zweiten Grabenisolationsbereich (36) angeordnet ist.
  9. Verfahren, umfassend: ein Bilden eines Schichtstapels mit einer ersten Halbleiterschicht (12), die einen ersten Leitfähigkeitstyp aufweist, und einer zweiten Halbleiterschicht (10), die einen zweiten Leitfähigkeitstyp aufweist, wobei die erste Halbleiterschicht (12) vertikal angeordnet ist, so dass ein erster pn-Übergang (11) mit der zweiten Halbleiterschicht (10) festgelegt wird; ein Bilden eines Feldeffekttransistors (50) auf der ersten Halbleiterschicht (12), wobei der Feldeffekttransistor (50) einen Fin (20) mit einer Mehrzahl von Nanosheet-Kanalschichten (16), die in einem vertikalen Stapel angeordnet sind, und eine Gatestruktur (42) umfasst, die um die Nanosheet-Kanalschichten (16) gewickelt ist, wobei der erste pn-Übergang (11) in einer vertikalen Ausrichtung zu der Gatestruktur (42) der Nanosheet-Kanalschichten (16) angeordnet ist; ein Bilden eines ersten Grabenisolationsbereichs (36), der sich durch die erste Halbleiterschicht (12) und den ersten pn-Übergang (11) erstreckt; und ein Bilden eines zweiten Grabenisolationsbereichs (36), der sich durch die erste Halbleiterschicht (12) und den ersten pn-Übergang (11) erstreckt, wobei der zweite Grabenisolationsbereich (36) von dem ersten Grabenisolationsbereich (36) horizontal beabstandet ist und der erste pn-Übergang (11) horizontal zwischen dem ersten Grabenisolationsbereich (36) und dem zweiten Grabenisolationsbereich (36) angeordnet ist.
  10. Verfahren nach Anspruch 9, wobei der Schichtstapel eine dritte Halbleiterschicht (14) mit dem ersten Leitfähigkeitstyp umfasst, die zweite Halbleiterschicht (10) vertikal zwischen der ersten Halbleiterschicht (12) und der dritten Halbleiterschicht (14) angeordnet ist und die dritte Halbleiterschicht (14) einen zweiten pn-Übergang (13) mit der zweiten Halbleiterschicht (10) festlegt.
  11. Verfahren nach Anspruch 10, wobei der erste Grabenisolationsbereich (36) und der zweite Grabenisolationsbereich (36) sich jeweils durch die zweite Halbleiterschicht (10) und den zweiten pn-Übergang (13) in die dritte Halbleiterschicht (14) erstrecken und der zweite pn-Übergang (13) horizontal zwischen dem ersten Grabenisolationsbereich (36) und dem zweiten Grabenisolationsbereich (36) angeordnet ist.
  12. Verfahren nach Anspruch 10, wobei der erste Grabenisolationsbereich (36) und der zweite Grabenisolationsbereich (36) sich zu einer ersten Tiefe relativ zu einer oberseitigen Oberfläche der ersten Halbleiterschicht (12) erstrecken, der zweite pn-Übergang (13) in einer zweiten Tiefe relativ zu der oberseitigen Oberfläche der ersten Halbleiterschicht (12) angeordnet ist und die zweite Tiefe größer ist als die erste Tiefe.
  13. Verfahren nach Anspruch 9, wobei die dritte Halbleiterschicht (14) ein Halbleitersubstrat (14) oder eine Wanne in dem Halbleitersubstrat (14) darstellt.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10170608B2 (en) * 2015-06-30 2019-01-01 International Business Machines Corporation Internal spacer formation from selective oxidation for fin-first wire-last replacement gate-all-around nanowire FET
CN107452793B (zh) * 2016-06-01 2020-07-28 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US11177364B2 (en) * 2017-11-03 2021-11-16 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
EP3729514A4 (de) 2017-12-20 2021-07-07 INTEL Corporation Transistor mit isolation unter quelle und senke
US11195796B2 (en) * 2018-05-08 2021-12-07 Mediatek Inc. Semiconductor device structure and method for forming the same
US10276442B1 (en) * 2018-05-30 2019-04-30 Globalfoundries Inc. Wrap-around contacts formed with multiple silicide layers
CN112074930A (zh) * 2018-10-31 2020-12-11 华为技术有限公司 集成电路器件及其制备方法
US10957799B2 (en) 2019-02-27 2021-03-23 International Business Machines Corporation Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
US10903369B2 (en) * 2019-02-27 2021-01-26 International Business Machines Corporation Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
US10818751B2 (en) * 2019-03-01 2020-10-27 International Business Machines Corporation Nanosheet transistor barrier for electrically isolating the substrate from the source or drain regions
US10797163B1 (en) 2019-04-29 2020-10-06 International Business Machines Corporation Leakage control for gate-all-around field-effect transistor devices
US11088034B2 (en) 2019-05-22 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
KR20200134404A (ko) 2019-05-22 2020-12-02 삼성전자주식회사 반도체 장치
US11257681B2 (en) 2019-07-17 2022-02-22 International Business Machines Corporation Using a same mask for direct print and self-aligned double patterning of nanosheets
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
CN112951723B (zh) * 2019-12-10 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11799009B2 (en) * 2019-12-17 2023-10-24 Intel Corporation Gate-all-around integrated circuit structures having adjacent structures for sub-fin electrical contact
US11444200B2 (en) 2019-12-26 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with isolating feature and method for forming the same
CN113675089A (zh) * 2020-05-15 2021-11-19 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US11101374B1 (en) 2020-06-13 2021-08-24 International Business Machines Corporation Nanosheet gated diode
US11646306B2 (en) 2021-03-24 2023-05-09 International Business Machines Corporation Co-integration of gate-all-around FET, FINFET and passive devices on bulk substrate
US20230110825A1 (en) * 2021-09-27 2023-04-13 International Business Machines Corporation Electrostatic discharge diode having dielectric isolation layer
US20230187535A1 (en) * 2021-12-14 2023-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with modified spacer and method for forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110089400A1 (en) 2008-04-15 2011-04-21 Qunano Ab Nanowire wrap gate devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8809131B2 (en) 2012-07-17 2014-08-19 International Business Machines Corporation Replacement gate fin first wire last gate all around devices
US20140151638A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Hybrid nanomesh structures
US8969149B2 (en) * 2013-05-14 2015-03-03 International Business Machines Corporation Stacked semiconductor nanowires with tunnel spacers
CN105993064B (zh) * 2013-12-27 2019-12-03 英特尔公司 用于环绕栅极架构的选择性蚀刻
US20150263089A1 (en) * 2014-03-12 2015-09-17 Globalfoundries Inc. Non-planar semiconductor device with p-n junction located in substrate
US10170549B2 (en) * 2014-10-21 2019-01-01 Samsung Electronics Co., Ltd. Strained stacked nanosheet FETs and/or quantum well stacked nanosheet
US9711414B2 (en) * 2014-10-21 2017-07-18 Samsung Electronics Co., Ltd. Strained stacked nanosheet FETS and/or quantum well stacked nanosheet
US9461114B2 (en) * 2014-12-05 2016-10-04 Samsung Electronics Co., Ltd. Semiconductor devices with structures for suppression of parasitic bipolar effect in stacked nanosheet FETs and methods of fabricating the same
EP3070737A1 (de) * 2015-03-17 2016-09-21 IMEC vzw Vertikales fin-fet-halbleiterbauelement
US10134840B2 (en) 2015-06-15 2018-11-20 International Business Machines Corporation Series resistance reduction in vertically stacked silicon nanowire transistors
US9704962B1 (en) * 2015-12-16 2017-07-11 Globalfoundries Inc. Horizontal gate all around nanowire transistor bottom isolation
US20170207313A1 (en) * 2016-01-15 2017-07-20 Qualcomm Incorporated NANOWIRE METAL-OXIDE SEMICONDUCTOR (MOS) FIELD-EFFECT TRANSISTORS (FETs) (MOSFETs) EMPLOYING A NANOWIRE CHANNEL STRUCTURE EMPLOYING RECESSED CONDUCTIVE STRUCTURES FOR CONDUCTIVELY COUPLING NANOWIRE STRUCTURES
US9748335B1 (en) * 2016-02-29 2017-08-29 Globalfoundries Inc. Method, apparatus and system for improved nanowire/nanosheet spacers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110089400A1 (en) 2008-04-15 2011-04-21 Qunano Ab Nanowire wrap gate devices

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