DE112018000832B4 - Verringerung eines widerstands eines unten liegenden kontakts bei einem vfet - Google Patents

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Abstract

Verfahren (1700) zum Ausbilden einer Halbleitereinheit (100), wobei das Verfahren aufweist:Ausbilden (1702) eines mehrschichtigen, unten liegenden, dotierten Bereichs (500), der abwechselnde dotierte Schichten (502) und dotierte Opferschichten (504) aufweist, auf einem Substrat;Ausbilden (1704) eines oder mehrerer Hohlräume (1100) durch Entfernen von Abschnitten der dotierten Opferschichten; undAusbilden (1706) eines unten liegenden Kontakts (1200; 1300; 1400; 1500; 1600) über dem mehrschichtigen, unten liegenden, dotierten Bereich, wobei der unten liegende Kontakt einen oder mehrere leitfähige Flansche (1202; 1402; 1502; 1602) aufweist, die die Hohlräume füllen.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich allgemein auf Fertigungsverfahren und resultierende Strukturen für Halbleitereinheiten. Genauer gesagt, die vorliegende Erfindung bezieht sich auf Verringerungen eines Widerstands eines unten liegenden Kontakts bei vertikalen FETs (VFETs). Ein vertikaler Transistor mit unten liegendem Kontakt ist aus der Druckschrift US 2015 / 0 357 432 A1 bekannt.
  • Bei heutigen Prozessen zur Fertigung von Halbleitereinheiten wird eine große Anzahl von Halbleitereinheiten wie zum Beispiel Feldeffekttransistoren (field effect transistors, FETs) auf einem einzigen Wafer gefertigt. Einige nicht planare Transistorarchitekturen wie zum Beispiel vertikale Feldeffekttransistoren (VFETs) setzen Halbleiterfinnen und Seiten-Gates ein, die außerhalb des aktiven Bereichs kontaktiert werden können, was zu einer erhöhten Einheitendichte und einer gewissen erhöhten Leistungsfähigkeit gegenüber Lateraleinheiten führt. Bei VFETs fließt der Source-Drain-Strom in einer Richtung, die senkrecht zu einer Hauptfläche des Substrats verläuft. Beispielsweise verläuft bei einer bekannten VFET-Gestaltung eine Hauptsubstratfläche horizontal, und eine vertikale Finne oder ein Nanodraht erstreckt sich von der Substratfläche aufwärts. Die Finne oder der Nanodraht bildet den Kanalbereich des Transistors aus. Ein Source-Bereich und ein Drain-Bereich befinden sich in elektrischem Kontakt mit dem oberen und dem unteren Ende des Kanalbereichs, während das Gate an einer oder mehreren der Seitenwände der Finne oder des Nanodrahts angeordnet ist.
  • KURZDARSTELLUNG
  • Ausführungsformen der vorliegenden Erfindung beziehen sich auf ein Verfahren zum Fertigen einer Halbleitereinheit. Zu einem nichtbeschränkenden Beispiel des Verfahrens zählt ein Ausbilden eines mehrschichtigen, unten liegenden, dotierten Bereichs, der abwechselnde dotierte Schichten und Opferschichten aufweist, auf einem Substrat. Ein oder mehrere Hohlräume werden durch Entfernen von Abschnitten der dotierten Opferschichten ausgebildet. Ein unten liegender Kontakt wird über dem mehrschichtigen, unten liegenden, dotierten Bereich ausgebildet. Der unten liegende Kontakt beinhaltet einen oder mehrere leitfähige Flansche, die die Hohlräume füllen.
  • Ausführungsformen der Erfindung beziehen sich auf eine Halbleitereinheit. Zu einem nichtbeschränkenden Beispiel für die Halbleitereinheit zählt eine Halbleiterfinne, die auf einem Substrat ausgebildet ist. Ein mehrschichtiger, unten liegender, dotierter Bereich, der abwechselnde dotierte Schichten und dotierte Opferschichten aufweist, ist auf dem Substrat und angrenzend an Seitenwände der Halbleiterfinne ausgebildet. Ein leitfähiges Gate ist über einem Kanalbereich der Halbleiterfinne ausgebildet, und ein unten liegendes Abstandselement ist zwischen dem leitfähigen Gate und dem mehrschichtigen, unten liegenden, dotierten Bereich ausgebildet. Ein unten liegender Kontakt ist über dem mehrschichtigen, unten liegenden, dotierten Bereich ausgebildet. Der unten liegende Kontakt beinhaltet einen oder mehrere leitfähige Flansche, die sich unter dem unten liegenden Abstandselement erstrecken.
  • Ausführungsformen der vorliegenden Erfindung beziehen sich auf ein Verfahren zum Fertigen einer Halbleitereinheit. Zu einem nichtbeschränkenden Beispiel für das Verfahren zählt ein Ausbilden einer Halbleiterfinne auf einem Substrat. Ein mehrschichtiger, unten liegender, dotierter Bereich, der abwechselnde dotierte Schichten und Opferschichten aufweist, wird auf dem Substrat und angrenzend an Seitenwände der Halbleiterfinne ausgebildet. Ein leitfähiges Gate wird über einem Kanalbereich der Halbleiterfinne ausgebildet, und ein unten liegendes Abstandselement wird zwischen dem leitfähigen Gate und dem mehrschichtigen, unten liegenden, dotierten Bereich ausgebildet. Ein Abschnitt der Halbleiterfinne zwischen dem unten liegenden Abstandselement und dem Substrat wird dotiert. Ein oder mehrere Hohlräume werden durch Entfernen von Abschnitten der dotierten Opferschichten ausgebildet. Ein unten liegender Kontakt wird über dem mehrschichtigen, unten liegenden, dotierten Bereich ausgebildet. Der unten liegende Kontakt beinhaltet einen oder mehrere leitfähige Flansche, die die Hohlräume füllen. Die leitfähigen Flansche erstrecken sich von dem unten liegenden Kontakt zu dem dotierten Abschnitt der Halbleiterfinne.
  • Ausführungsformen der vorliegenden Erfindung beziehen sich auf ein Verfahren zum Fertigen einer Halbleitereinheit. Zu einem nichtbeschränkenden Beispiel für das Verfahren zählt ein Ausbilden einer Halbleiterfinne auf einem Substrat. Ein mehrschichtiger, unten liegender, dotierter Bereich, der abwechselnde dotierte Schichten und Opferschichten aufweist, wird auf dem Substrat und angrenzend an Seitenwände der Halbleiterfinne ausgebildet. Ein leitfähiges Gate wird über einem Kanalbereich der Halbleiterfinne ausgebildet, und ein unten liegendes Abstandselement wird zwischen dem leitfähigen Gate und dem mehrschichtigen, unten liegenden, dotierten Bereich ausgebildet. Ein Abschnitt der Halbleiterfinne zwischen dem unten liegenden Abstandselement und dem Substrat wird dotiert. Ein oder mehrere Hohlräume werden durch Entfernen von Abschnitten der dotierten Opferschichten ausgebildet. Ein unten liegender Kontakt, der leitfähige Flansche aufweist, die sich teilweise von dem unten liegenden Kontakt zu dem dotierten Abschnitt der Halbleiterfinne erstrecken, wird über dem mehrschichtigen, unten liegenden, dotierten Bereich ausgebildet.
  • Ausführungsformen der Erfindung beziehen sich auf eine Halbleitereinheit. Zu einem nichtbeschränkenden Beispiel für die Halbleitereinheit zählt eine Halbleiterfinne, die auf einem Substrat ausgebildet ist. Ein mehrschichtiger, unten liegender, dotierter Bereich, der abwechselnde dotierte Schichten und dotierte Opferschichten aufweist, ist auf dem Substrat und angrenzend an Seitenwände der Halbleiterfinne ausgebildet. Eine unterste dotierte Opferschicht beinhaltet einen ersten Germaniumgehalt, und die sonstigen dotierten Opferschichten beinhalten einen zweiten Germaniumgehalt. Ein leitfähiges Gate ist über einem Kanalbereich der Halbleiterfinne ausgebildet, und ein unten liegendes Abstandselement ist zwischen dem leitfähigen Gate und dem mehrschichtigen, unten liegenden, dotierten Bereich ausgebildet. Ein unten liegender Kontakt, der ein oder mehrere unterschiedliche Flansche aufweist, die sich unter dem unten liegenden Abstandselement erstrecken, ist über dem mehrschichtigen, unten liegenden, dotierten Bereich ausgebildet. Die unterschiedlichen Flansche beinhalten einen ersten Flansch mit einer ersten Länge und einen zweiten Flansch mit einer zweiten Länge.
  • Zusätzliche technische Merkmale und Vorteile werden durch die Techniken der vorliegenden Erfindung umgesetzt. Ausführungsformen und Aspekte der Erfindung werden hierin ausführlich beschrieben und werden als Teil des beanspruchten Gegenstandes betrachtet. Zum besseren Verständnis sei auf die ausführliche Beschreibung und auf die Zeichnungen verwiesen.
  • Figurenliste
  • Die Besonderheiten der hierin beschriebenen Exklusivrechte werden in den Ansprüchen am Ende der Beschreibung genau dargelegt und ausdrücklich beansprucht. Die obigen und sonstige Merkmale und Vorteile der Ausführungsformen der Erfindung werden aus der folgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlich, in denen:
    • 1 eine Querschnittansicht einer Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 2 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 3 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 4 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 5 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 6 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 7 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 8 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 9 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 10 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 11 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 12 eine Querschnittansicht einer Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 13 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 14 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 15 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 16 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt; und
    • 17 einen Ablaufplan darstellt, der ein Verfahren gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht.
  • Die hierin dargestellten Schaubilder dienen der Veranschaulichung. Es sind viele Varianten dieses Schaubildes oder der darin beschriebenen Vorgänge möglich, ohne vom Umfang der Erfindung abzuweichen. Die Vorgänge können beispielsweise in einer abweichenden Reihenfolge durchgeführt werden, oder es können Vorgänge hinzugefügt, weggelassen oder modifiziert werden.
  • In den beigefügten Figuren und der folgenden ausführlichen Beschreibung der offenbarten Ausführungsformen sind die verschiedenen in den Figuren veranschaulichten Elemente mit zwei- oder dreistelligen Bezugszeichen versehen. Mit wenigen Ausnahmen entsprechen die am weitesten links stehenden Ziffern jedes Bezugszeichens der Figur, in der dessen Element zuerst veranschaulicht wird.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Der Kürze halber werden herkömmliche Techniken im Zusammenhang mit einer Fertigung von Halbleitereinheiten und integrierten Schaltungen (IC) hierin möglicherweise nicht ausführlich beschrieben. Darüber hinaus können die verschiedenen hierin beschriebenen Aufgaben und Prozessschritte in eine umfassendere Prozedur oder einen umfassenderen Prozess mit zusätzlichen Schritten oder Funktionen integriert werden, die hierin nicht ausführlich beschrieben werden. Im Besonderen sind verschiedene Schritte bei der Fertigung von Halbleitereinheiten und ICs auf Grundlage von Halbleitern allgemein bekannt, und daher werden der Kürze halber zahlreiche herkömmliche Schritte hierin lediglich kurz erwähnt oder vollständig weggelassen, ohne die allgemein bekannten Einzelheiten der Prozesse bereitzustellen.
  • Es folgt eine Übersicht über Technologien, die für Aspekte der vorliegenden Erfindung besonders relevant sind, wobei, wie hierin zuvor erwähnt, einige nicht planare Transistoreinheitenarchitekturen wie zum Beispiel VFETs Halbleiterfinnen und Seiten-Gates einsetzen, die außerhalb des aktiven Bereichs kontaktiert werden können, was zu einer erhöhten Einheitendichte über Lateraleinheiten führt. Es bestehen jedoch Probleme beim Skalieren von VFETs über den 10-nm-Knoten hinaus. Beispielsweise hat das aggressive Skalieren der VFET-Architektur die maximal verfügbare Breite für den unten liegenden Source-/Drain(S/D)-Kontakt praktisch eingeschränkt. Ein Verringern der Breite des unten liegenden S/D-Kontakts, um zunehmend kleineren VFET-Skalierungsfaktoren zu genügen, hat zu einer allmählichen Zunahme des Widerstands des unten liegenden S/D-Kontakts und infolgedessen zu Verringerungen der Leistungsfähigkeit von Einheiten geführt.
  • Darüber hinaus wird in einem VFET der Kontakt zu der/dem unten liegenden S/D in unmittelbarer Nähe zu dem (d.h., angrenzend an das) Gate ausgebildet. Diese Gestaltung zusammen mit dem verringerten Platzbedarf von VFETs führt zu einer großen parasitären Kapazität zwischen dem Gate und dem unten liegenden S/D-Kontakt. Bei der parasitären Kapazität zwischen zwei Leitern (auch als Leiter-Leiter-Kapazität bekannt) handelt es sich um eine Funktion der Länge und der Dicke der Leiter sowie des Abstands, der die Leiter trennt. Die parasitäre Kapazität trägt zu unerwünschten Wirkungen von Einheiten wie zum Beispiel einer resistiv-kapazitiven(RC)-Verzögerung, einer Verlustleistung und Übersprechen bei. Eine RC-Verzögerung bezieht sich auf die in einer Schaltung auftretende Verzögerung der Signalgeschwindigkeit oder -ausbreitung als Funktion des Produkts des Widerstands und der Kapazität der Schaltungskomponenten. Bedauerlicherweise steigt die parasitäre Kapazität weiter, wenn die Abmessungen von Einheiten und die Abstände von Bauteilen abnehmen, um den zunehmenden Bedarf an kleineren elektronischen Einheiten zu erfüllen. Herkömmliche Ansätze zum Verringern der parasitären Kapazität zwischen dem Gate und dem unten liegenden S/D-Kontakt waren nicht ganz erfolgreich. Bei einem herkömmlichen VFET kann der unten liegende S/D-Kontakt zum Beispiel weiter von dem Gate entfernt ausgebildet werden, um diese parasitäre Kapazität etwas zu vermindern. Dies bedeutet jedoch eine Flächeneinbuße, die den Skalierungsfaktor der VFET-Architektur insgesamt stark einschränkt.
  • Es folgt eine Übersicht über Aspekte der vorliegenden Erfindung, wobei eine oder mehrere Ausführungsformen der Erfindung Verfahren und Strukturen bereitstellen, die dazu gestaltet sind, den Widerstand des unten liegenden S/D-Kontakts und die parasitäre Kapazität zwischen dem unten liegenden S/D-Kontakt und dem Gate in einem VFET zu verringern. Ein(e) mehrschichtige(r) S/D, die/der abwechselnde dotierte Schichten und dotierte Opferschichten beinhaltet, wird über einem Substrat ausgebildet. Anschließend werden ein unten liegendes Abstandselement, ein Gate-Stapel, ein oben liegendes Abstandselement und oben liegende S/D-Bereiche über der/dem S/D gemäß herkömmlichen VFET-Prozessen ausgebildet. Abschnitte der dotierten Opferschichten werden selektiv so entfernt, dass ein oder mehrere Hohlräume ausgebildet werden. Die Hohlräume werden während des Ausbildens des unten liegenden S/D-Kontakts mit leitfähigen Materialien gefüllt. Auf diese Weise wird ein unten liegender S/D-Kontakt mit einem oder mehreren leitfähigen Flanschen bereitgestellt. Die Flansche dienen dazu, den Kontaktwiderstand des unten liegenden S/D-Kontakts durch Erhöhen der Fläche des unten liegenden S/D-Kontakts zu senken.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung wird diese erhöhte Fläche des unten liegenden S/D-Kontakts dazu genutzt, die Breite des unten liegenden S/D-Kontaktdurchgangs (im Folgenden als unten liegender S/D-Kontakt bezeichnet) zu verringern. Wie zuvor erwähnt, ist die parasitäre Kapazität eine Teilfunktion des Abstands, der zwei Leiter trennt. Folglich ermöglicht ein Verringern der Breite des unten liegenden S/D-Kontakts, dass der Abstand zwischen dem Gate und dem unten liegenden S/D-Kontakt erhöht wird, ohne dass die Abstandsanforderungen entsprechend steigen. Auf diese Weise kann die parasitäre Kapazität zwischen dem unten liegenden S/D-Kontakt und dem Gate verringert werden.
  • Es folgt eine ausführlichere Beschreibung von Aspekten der vorliegenden Erfindung, wobei 1 eine Querschnittansicht einer Struktur 100 mit vertikalen Halbleiterfinnen 102 darstellt, die während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung auf einem Substrat 104 ausgebildet worden sind. Die vertikalen Halbleiterfinnen 102 (im Folgenden als Finnen 102 bezeichnet) können mithilfe bekannter Front-End-of-Line(FEOL)-VFET-Fertigungstechniken auf dem Substrat 104 ausgebildet werden. Beispielsweise wird bei einigen Ausführungsformen der Erfindung eine Hartmaske 106 so strukturiert, dass Abschnitte des Substrats 104 freigelegt werden. Die freiliegenden Abschnitte des Substrats 104 können anschließend mithilfe eines Ätzprozesses, bei dem es sich um einen Nassätzprozess, einen Trockenätzprozess oder um eine Kombination von diesen handeln kann, entfernt werden, um eine Mehrzahl von vertikalen Halbleiterfinnen auszubilden. Jede der Finnen 102 kann eine Höhe im Bereich von 1 nm bis 150 nm aufweisen. Jede der Finnen 102 kann eine Breite im Bereich von 5 nm bis 40 nm aufweisen. Angrenzende Finnen 102 können durch einen Rasterabstand im Bereich von 10 nm bis 100 nm getrennt sein.
  • Bei dem Substrat 104 kann es sich um ein beliebiges geeignetes Substratmaterial wie zum Beispiel monokristallines Si, SiGe, SiC, einen Ill-V-Verbindungshalbleiter, einen II-VI-Verbindungshalbleiter oder einen Halbleiter-auf-Isolator (semiconductor-on-insulator, SOI) handeln. Bei einigen Ausführungsformen beinhaltet das Substrat 104 eine (nicht dargestellte) vergrabene Oxidschicht. Die Finnen 102 können durch eine (nicht dargestellte) flache Grabenisolation gegenüber sonstigen Bereichen des Substrats 104 elektrisch isoliert sein. Die flache Grabenisolation kann aus einem beliebigen geeigneten dielektrischen Material wie zum Beispiel einem Siliciumoxid bestehen.
  • 2 stellt eine Querschnittansicht der Struktur 100 nach einem Ausbilden von Abstandselementen 200 auf Seitenwänden der Finnen 102 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Bei den Abstandselementen 200 kann es sich um ein dielektrisches Material wie zum Beispiel ein Siliciumnitrid oder ein Low-k-Material oder eine Kombination von diesen handeln. Bei dem Low-k-Material kann es sich um ein dielektrisches Material mit einer Dielektrizitätskonstanten von weniger als etwa 7, weniger als etwa 5 oder gar weniger als etwa 2,5 wie zum Beispiel Siliciumcarbide (SiC), Siliciumoxycarbide (SiOC), Siliciumkohlenstoffnitride (SiCN), Bornitride (BN), Siliciumbornitride (SiBN), Siliciumborcarbidnitride (SiBCN), Siliciumoxykohlenstoffnitride (SiOCN), Siliciumoxynitride (SiOxNy) oder um Kombinationen von diesen handeln. Die Abstandselemente 200 können mithilfe bekannter Prozesse ausgebildet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die Abstandselemente 200 mithilfe einer CVD, PECVD, ALD, PVD, einer chemischen Lösungsabscheidung oder einem sonstigen derartigen Prozess zusammen mit einem Nass- oder Trockenätzprozess konform ausgebildet.
  • 3 stellt eine Querschnittansicht der Struktur 100 nach einem Vertiefen einer oberen Fläche des Substrats 104 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Die obere Fläche des Substrats 104 kann zum Beispiel mithilfe einer Nassätzung, einer Trockenätzung oder einer Kombination von diesen vertieft werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die obere Fläche des Substrats 104 selektiv gegenüber den Abstandselementen 200 vertieft.
  • 4 stellt eine Querschnittansicht der Struktur 100 nach einem seitlichen Vertiefen von Abschnitten des Substrats 104 unter den Abstandselementen 200 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Abschnitte des Substrats 104 können mithilfe bekannter Prozesse wie zum Beispiel einer gerichteten RIE seitlich vertieft werden. Bei einigen Ausführungsformen der vorliegenden Erfindung werden Abschnitte des Substrats 104 selektiv gegenüber den Abstandselementen 200 seitlich geätzt.
  • 5 stellt eine Querschnittansicht der Struktur 100 nach einem Ausbilden einer/eines mehrschichtigen, unten liegenden S/D 500 (auch als mehrschichtiger, unten liegender, dotierter Bereich bezeichnet) während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Die/Der mehrschichtige, unten liegende S/D 500 beinhaltet dotierte Schichten 502, die sich mit dotierten Opferschichten 504 abwechseln. Bei der/dem mehrschichtigen, unten liegenden S/D 500 kann es sich um einen Source- oder Drain-Bereich handeln, der durch eine Vielfalt von Verfahren auf dem Substrat 104 ausgebildet wird. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die dotierten Schichten 502 und die Opferschichten 504 durch selektives epitaktisches Aufwachsen über dem Substrat 104 ausgebildet. Die dotierten Schichten 502 und die dotierten Opferschichten 504 können aus gasförmigen oder flüssigen Vorläufern aufgewachsene epitaktische Halbeitermaterialien beinhalten. Beispielsweise können epitaktische Halbleitermaterialien mithilfe von Gasphasenepitaxie (vapor-phase epitaxy, VPE), Molekularstrahlepitaxie (molecular-beam epitaxy, MBE), Flüssigphasenepitaxie (liquid-phase epitaxy, LPE), chemischer Gasphasenabscheidung (chemical-vapor-deposition, CVD) oder eines sonstigen geeigneten Prozesses aufgewachsen werden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung beinhaltet die Gasquelle für die Abscheidung eines epitaktischen Halbleitermaterials eine Silicium-haltige Gasquelle, eine Germanium-haltige Gasquelle oder eine Kombination von diesen. Beispielsweise kann eine epitaktische Si-Schicht von einer Silicium-Gasquelle abgeschieden werden, die aus der Gruppe ausgewählt wird, die aus Silan, Disilan, Trisilan, Tetrasilan, Hexachlordisilan, Tetrachlorsilan, Dichlorsilan, Trichlorsilan, Methylsilan, Dimethylsilan, Ethylsilan, Methyldisilan, Dimethyldisilan, Hexamethyldisilan und Kombinationen von diesen besteht. Eine epitaktische Germaniumschicht kann von einer Germanium-Gasquelle abgeschieden werden, die aus der Gruppe ausgewählt wird, die aus Monogerman, Digerman, Halogerman, Dichlorgerman, Trichlorgerman, Tetrachlorgerman und Kombinationen von diesen besteht. Eine epitaktische Siliciumgermanium-Legierungsschicht kann mithilfe einer Kombination solcher Gasquellen ausgebildet werden. Trägergase wie Wasserstoff, Stickstoff, Helium und Argon können verwendet werden.
  • Epitaktisches Silicium, Silicium-Germanium (SiGe) und/oder mit Kohlenstoff dotiertes Silicium (Si:C) können während der Abscheidung dotiert werden (in-situ dotiert) oder im Anschluss an die Epitaxie dotiert werden, indem n-Dotierstoffe (z.B. As, P, Sb) oder p-Dotierstoffe (z.B. Ga, B, AI) abhängig von dem Transistortyp (d.h., n-Dotierstoffe für einen nFET und p-Dotierstoffe für einen pFET) zugegeben werden. Die Dotierstoffkonzentration in den dotierten Schichten 502 kann von 1×1019 cm-3 bis 2×1021 cm-3 oder zwischen 1×1020 cm-3 und 1×1021 cm-3 betragen.
  • Abhängig von dem Transistortyp können die dotierten Schichten 502 und die Opferschichten 504 mithilfe von dotiertem Si, SiGe oder Ge ausgebildet werden. Beispielsweise kann es sich in einem nFET bei den dotierten Schichten 502 um dotierte Si-Schichten (z.B. Si:P, Si:As) handeln und kann es sich bei den Opferschichten 504 um dotierte SiGe- oder Ge-Schichten (z.B. SiGe:P, Ge:P, SiGe:As, Ge:As) handeln. In einem pFET kann es sich bei den dotierten Schichten 502 um dotierte SiGe-Schichten (z.B. SiGe:B, SiGe:Ga) handeln und kann es sich bei den Opferschichten 504 um dotierte Si-Schichten (Si:B, Si:Ga) oder um dotierte SiGe-Schichten mit einem höheren Ge-Gehalt als bei den dotierten Schichten 502 (z.B. SiGe:B, Ge:B, SiGe:Ga, GeGa) handeln.
  • 6 stellt eine Querschnittansicht der Struktur 100 nach einem Ausbilden einer unten liegenden Erweiterung 600 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Die unten liegende Erweiterung 600 kann mithilfe bekannter VFET-Prozesse wie zum Beispiel einer Drive-in-Temperung ausgebildet werden.
  • 7 stellt eine Querschnittansicht der Struktur 100 nach einem Entfernen der Abstandselemente 200 und Ausbilden eines unten liegenden Abstandselements 700 über der/dem mehrschichtigen, unten liegenden S/D 500 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Die Abstandselemente 200 können mithilfe von bekannten Prozessen wie zum Beispiel einer Nassätzung, einer Trockenätzung oder mit einer Kombination von diesen entfernt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die Abstandselemente 200 mithilfe einer gegenüber der Hartmaske 106 selektiven RIE entfernt.
  • Das unten liegende Abstandselement 700 kann ein dielektrisches Material wie zum Beispiel SiO2, SiN, SiC, SiOC, SiCN, BN, SiBN, SiBCN, SiOCN, SiOxNy und Kombinationen von diesen beinhalten. Bei dem dielektrischen Material kann es sich um ein Low-k-Material mit einer Dielektrizitätskonstanten von weniger als etwa 7, weniger als etwa 5 oder gar weniger als etwa 2,5 handeln. Das unten liegende Abstandselement 700 kann mithilfe bekannter Abscheidungsprozesse wie zum Beispiel einer CVD, PECVD, ALD, PVD, einer chemischen Lösungsabscheidung oder sonstigen derartigen Prozessen ausgebildet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das unten liegende Abstandselement 700 durch Durchführen eines gerichteten Abscheidungsprozesses wie zum Beispiel eines Gas-Cluster-lonenstrahl(gas cluster ion beam, GCIB)-Prozesses und eines CVD-Prozesses mit hochdichtem Plasma (high-density plasma CVD, HDP-CVD) ausgebildet. Bei dem GCIB-Prozess handelt es sich um einen Abscheidungsprozess, der hochgradig gerichtet sein kann. Beispielsweise kann der gerichtete Abscheidungsprozess in der Abscheidung eines dielektrischen Materials auf den horizontal ausgerichteten Flächen der Einheit wie zum Beispiel einer Fläche der/des mehrschichtigen, unten liegenden S/D 500 resultieren, wohingegen eine Abscheidung einer wesentlichen Menge eines dielektrischen Materials auf den vertikal ausgerichteten Flächen der Einheit wie zum Beispiel den Seitenwänden der Finnen 102 vermieden wird.
  • 8 stellt eine Querschnittansicht der Struktur 100 nach einem Ausbilden von leitfähigen Gates 800 und oben liegenden Abstandselementen 802 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Die leitfähigen Gates 800 werden mithilfe bekannter VFET-Prozesse über Kanalbereichen der Finnen 102 ausgebildet. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die leitfähigen Gates 800 oberhalb einer Fläche der Finnen 102 überfüllt und anschließend zum Beispiel mithilfe einer Nass- oder Trockenätzung bis unterhalb einer Fläche der Halbleiterfinnen 102 vertieft.
  • Bei den leitfähigen Gates 800 kann es sich um High-k-Metall-Gates (HKMG) handeln, und sie können zum Beispiel eine oder mehrere High-k-Dielektrikum-Dünnschichten 804 und ein oder mehrere Austrittsarbeitsmetalle (work function metals, WFM) 806 beinhalten. Die eine oder mehreren High-k-Dielektrikum-Dünnschichten 804 können ein dielektrisches Material mit einer Dielektrizitätskonstanten von mehr als beispielsweise 3,9, 7,0 oder 10,0 sein. Zu nichtbeschränkenden Beispielen für geeignete Materialien für die High-k-Dielektrikum-Dünnschichten 804 zählen Oxide, Nitride, Oxynitride, Silicate (z.B. Metallsilicate), Aluminate, Titanate, Nitride oder eine beliebige Kombination von diesen. Zu Beispielen für High-k-Materialien mit einer Dielektrizitätskonstanten von mehr als 7,0 zählen Metalloxide wie etwa Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxynitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Zirconiumsiliciumoxynitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat, ohne auf diese beschränkt zu sein. Die High-k-Dielektrikum-Dünnschichten 804 können des Weiteren Dotierstoffe wie zum Beispiel Lanthan und Aluminium beinhalten. Die High-k-Dielektrikum-Dünnschichten 804 können durch geeignete Abscheidungsprozesse, zum Beispiel CVD, PECVD, Atomlagenabscheidung (atomic layer deposition, ALD), Bedampfung, physikalische Gasphasenabscheidung (physical vapor deposition, PVD), chemische Lösungsabscheidung oder sonstige ähnliche Prozesse ausgebildet werden. Die Dicke der High-k-Dielektrikum-Dünnschichten 804 kann abhängig von dem Abscheidungsprozess sowie der Zusammensetzung und der Anzahl verwendeter dielektrischer High-k-Materialien variieren. Die High-k-Dielektrikum-Dünnschichten 804 können eine Dicke in einem Bereich von etwa 0,5 nm bis etwa 20 nm aufweisen.
  • Das WFM 806 kann über den High-k-Dielektrikum-Dünnschichten 804 angeordnet sein. Der Typ des Austrittsarbeitsmetalls hängt von dem Typ des Transistors ab und kann sich zwischen den nFET- und pFET-Einheiten unterscheiden. p-Austrittsarbeitsmetalle beinhalten Zusammensetzungen wie zum Beispiel Ruthenium, Palladium, Platin, Cobalt, Nickel und leitfähige Metalloxide oder eine beliebige Kombination von diesen. n-Austrittsarbeitsmetalle beinhalten Zusammensetzungen wie zum Beispiel Hafnium, Zirconium, Titan, Tantal, Aluminium, Metallcarbide (z.B. Hafniumcarbid, Zirconiumcarbid, Titancarbid und Aluminiumcarbid), Aluminide oder eine beliebige Kombination von diesen. Das WFM 806 kann durch einen beliebigen geeigneten Abscheidungsprozess, zum Beispiel CVD, PECVD, PVD, Plattieren, thermische oder Elektronenstrahlverdampfung und Sputtern abgeschieden werden.
  • Das Bulk-Material (Gate-Leitermaterial) für die leitfähigen Gates 800 kann über den High-k-Dielektrikum-Dünnschichten 804 und dem WFM 806 abgeschieden werden, um ein HKMG auszubilden. Zu nichtbeschränkenden Beispielen für geeignete leitfähige Materialien zählen Aluminium (AI), Platin (Pt), Gold (Au), Wolfram (W), Titan (Ti) oder eine beliebige Kombination von diesen. Das Gate-Leitermaterial kann durch einen geeigneten Abscheidungsprozess, zum Beispiel CVD, PECVD, PVD, Plattieren, thermische oder Elektronenstrahlverdampfung und Sputtern abgeschieden werden.
  • Ein Zwischenschichtdielektrikum (interlayer dielectric, ILD) 808 wird über dem unten liegenden Abstandselement 700 und zwischen angrenzenden leitfähigen Gates 800 ausgebildet. Bei dem ILD 808 kann es sich um ein beliebiges geeignetes dielektrisches Material wie zum Beispiel ein Siliciumoxid handeln, und es kann mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das ILD 808 zum Beispiel mithilfe von CMP bis zu einer Fläche der oben liegenden Abstandselemente 802 planarisiert.
  • 9 stellt eine Querschnittansicht der Struktur 100 nach einem Entfernen der Hartmaske 106 und Ausbilden von oben liegenden S/D-Bereichen 900 und oben liegenden S/D-Kontakten 902 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Die Hartmaske 106 kann zum Beispiel mithilfe einer Nassätzung, einer Trockenätzung oder mit einer Kombination von diesen entfernt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die oben liegenden S/D-Bereiche 900 nach dem Entfernen der Hartmaske 106 auf einer Fläche der Finnen 102 epitaktisch aufgewachsen.
  • Die oben liegenden S/D-Bereiche 900 können in ähnlicher Weise wie die/der mehrschichtige, unten liegende S/D 500 epitaktisch aufgewachsen werden. Beispielsweise können epitaktische Materialien aus gasförmigen oder flüssigen Vorläufern mithilfe von CVD, VPE, MBE oder LPE aufgewachsen werden. Die oben liegenden S/D-Bereiche 900 können abhängig von dem Typ des Transistors durch Zugeben von Dotierstoffen, n-Dotierstoffen (z.B. Phosphor oder Arsen) oder p-Dotierstoffen (z.B. Bor oder Gallium) während einer Abscheidung dotiert (in-situ-dotiert) werden. Die Dotierstoffkonzentration in dem oben liegenden S/D-Bereich 900 kann von 1×1019 cm-3 bis 2×1021 cm-3, zum Beispiel zwischen etwa 1×1020 cm-3 bis etwa 1×1021 cm-3 betragen.
  • Die oben liegenden S/D-Kontakte 902 werden mithilfe bekannter Metallisierungstechniken in ohmschem Kontakt mit den oben liegenden S/D-Bereichen 900 ausgebildet. Beispielsweise wird bei einigen Ausführungsformen der vorliegenden Erfindung das ILD 808 erweitert und anschließend mit offenen Gräben strukturiert (nicht dargestellt). Anschließend werden die oben liegenden S/D-Kontakte 902 in die Gräben abgeschieden. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die oben liegenden S/D-Kontakte 902 in die Gräben überfüllt, wobei Überdeckungen oberhalb einer Fläche des ILD 808 ausgebildet werden. Ein CMP kann zum Entfernen der Überdeckung verwendet werden.
  • Die oben liegenden S/D-Kontakte 902 können aus einem beliebigen geeigneten leitfähigen Material hergestellt sein, zum Beispiel aus einem Metall (z.B. Wolfram, Titan, Tantal, Ruthenium, Zirconium, Cobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold), einem leitfähigen Metallverbindungsmaterial (z.B. Tantalnitrid, Titannitrid, Tantalcarbid, Titancarbid, Titanaluminiumcarbid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Cobaltsilicid, Nickelsilicid), Kohlenstoff-Nanoröhren, leitfähigem Kohlenstoff, Graphen oder einer beliebigen geeigneten Kombination dieser Materialien. Das leitfähige Material kann des Weiteren Dotierstoffe beinhalten, die während oder nach der Abscheidung eingebracht werden. Bei einigen Ausführungsformen der vorliegenden Erfindung kann es sich bei den oben liegenden S/D-Kontakten 902 um Kupfer oder Wolfram handeln, und sie können eine (nicht dargestellte) Trennmetall-Decklage beinhalten. Die Trennmetall-Decklage verhindert, dass das Kupfer oder Wolfram in die umgebenden Materialien diffundiert oder diese dotiert, wodurch deren Eigenschaften verschlechtert werden können. Silicium bildet zum Beispiel tiefliegende Fehlstellen aus, wenn es mit Kupfer dotiert wird. Eine ideale Trennmetall-Decklage muss eine Bulk-Metalldiffusivität ausreichend begrenzen, um den Leiter gegenüber den umgebenden Materialien chemisch zu isolieren, und sollte eine hohe elektrische Leitfähigkeit aufweisen, zum Beispiel Tantal, Tantalnitrid, Titan, Titannitrit, Cobalt, Ruthenium, Mangan oder Titancarbid.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung beinhalten die oben liegenden S/D-Kontakte 902 ein Metall (z.B. Titan), das mit Halbleitermaterialien (z.B. den oben liegenden S/D-Bereichen 900) so reagiert, dass eine (nicht dargestellte) Silicid-Dünnschicht zwischen den oben liegenden S/D-Bereichen 900 und den oben liegenden S/D-Kontakten 902 ausgebildet wird. Da die Silicid-Dünnschicht nur an der Grenzfläche zwischen den oben liegenden S/D-Kontakten 902 und den oben liegenden S/D-Bereichen 900 ausgebildet wird, kann die Silicid-Dünnschicht als auf die oben liegenden S/D-Bereiche 900 selbstausgerichtet bezeichnet werden (ein selbstausgerichtetes Silicid wird auch als Salicid bezeichnet).
  • 10 stellt eine Querschnittansicht der Struktur 100 nach einem Ausbilden eines unten liegenden S/D-Grabens 1000 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Der unten liegende S/D-Graben 1000 kann zum Beispiel durch Entfernen von Abschnitten des ILD 808 mithilfe einer Nassätzung, einer Trockenätzung oder mit einer Kombination von diesen ausgebildet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird der unten liegende S/D-Graben 1000 mithilfe einer RIE ausgebildet. Bei einigen Ausführungsformen der vorliegenden Erfindung beinhaltet der unten liegende S/D-Graben 1000 eine Breite von etwa 10 nm bis etwa 50 nm, wenngleich sonstige Breiten innerhalb des in Betracht gezogenen Umfangs der Erfindung liegen.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung wird die unterste dotierte Opferschicht der dotierten Opferschichten 504 mit einem höheren Germaniumgehalt als dem Germaniumgehalt der übrigen dotierten Opferschichten 504 ausgebildet. Infolgedessen kann die unterste dotierte Opferschicht mit einer höheren Ätzgeschwindigkeit als einer Ätzgeschwindigkeit der übrigen dotierten Opferschichten 504 geätzt werden, wenn sie einem Ätzmittel ausgesetzt wird. Die Differenz der Ätzgeschwindigkeit kann mit einer zeitgesteuerten RIE genutzt werden, um den unten liegenden S/D-Graben 1000 selektiv gegenüber der untersten dotierten Schicht 502 auszubilden.
  • 11 stellt eine Querschnittansicht der Struktur 100 nach einem Entfernen von Abschnitten der Opferschichten 504 zum Ausbilden von Hohlräumen 1100 unter dem unten liegenden Abstandselement 700 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Die Hohlräume 1100 können zum Beispiel mithilfe einer seitlichen Ätzung ausgebildet werden. Wie hierin zuvor erörtert, können die dotierten Opferschichten 504 SiGe mit einem hohem Ge-Gehalt beinhalten. Der Ge-Gehalt der dotierten Opferschichten 504 ermöglicht, dass die dotierten Opferschichten 504 selektiv gegenüber den dotierten Schichten 502 geätzt werden. Beispielsweise kann in einem nFET SiGe selektiv gegenüber Silicium durch Aussetzen gegenüber Gasphasen-Chlorwasserstoff (HCl) oder durch eine Wasserstoffperoxid(H2O2)-haltige Nassätzung, SC1 usw. entfernt werden. In einem pFET werden die SiGe-Schichten mit dem höchsten Ge-Gehalt (d.h., die dotierten Opferschichten 504) mit der höchsten Ätzgeschwindigkeit geätzt. Diese Ätzgeschwindigkeit kann durch Erhöhen des GE-Gehalts der dotierten Opferschichten 504 weiter erhöht werden. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die dotierten Opferschichten 504 geätzt, bis eine Seitenwand der unten liegenden Erweiterung 600 freigelegt ist. Auf diese Weise können Kontaktflansche 1202 (leitfähige Flansche), die sich bis zu der unten liegenden Erweiterung 600 erstrecken, unter dem unten liegenden Abstandselement 700 ausgebildet werden (wie in 12 dargestellt).
  • 12 stellt eine Querschnittansicht der Struktur 100 nach einem Ausbilden eines unten liegenden S/D-Kontakts 1200 in dem unten liegenden S/D-Graben 1000 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Der unten liegende S/D-Kontakt 1200 kann in gleicher Weise und mit der gleichen Zusammensetzung wie die oben liegenden S/D-Kontakte 902 ausgebildet werden. Wie hierin zuvor erörtert, füllen Abschnitte des unten liegenden S/D-Kontakts 1200 die Hohlräume 1100 so, dass Kontaktflansche 1202 unterhalb einer Fläche des unten liegenden Abstandselements 700 ausgebildet werden. Die Kontaktflansche 1202 erhöhen die Kontaktfläche des unten liegenden S/D-Kontakts 1200 und verringern dementsprechend den Kontaktwiderstand des unten liegenden S/D-Kontakts 1200.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung beinhaltet der unten liegende S/D-Kontakt 1200 ein leitfähiges Bulk-Material wie zum Beispiel ein Metall (z.B. Wolfram, Titan, Tantal, Ruthenium, Zirconium, Cobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold), ein leitfähiges Metallverbindungsmaterial (z.B. Tantalnitrid, Titannitrid, Tantalcarbid, Titancarbid, Titanaluminiumcarbid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Cobaltsilicid, Nickelsilicid), Kohlenstoff-Nanoröhren, leitfähigen Kohlenstoff, Graphen oder eine beliebige geeignete Kombination dieser Materialien. Bei einigen Ausführungsformen der vorliegenden Erfindung beinhaltet der unten liegende S/D-Kontakt 1200 eine Metalldecklage (z.B. Ti, TiN, TiAIC, Ti, Co), die mit Halbleitermaterialien (z.B. den dotierten Schichten 502) so reagiert, dass eine (nicht dargestellte) Silicid-Dünnschicht ausgebildet wird.
  • 13 stellt eine Querschnittansicht einer Struktur 200 nach einem Ausbilden eines dünnen, unten liegenden S/D-Kontakts 1300 in dem unten liegenden S/D-Graben 1000 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Wie hierin zuvor erörtert, verringern die Kontaktflansche 1202 den Kontaktwiderstand des unten liegenden S/D-Kontakts 1200 (wie in 12 dargestellt). Bei einigen Ausführungsformen der vorliegenden Erfindung wird dieser erhöhte Kontaktwiderstand dazu genutzt, die Breite des unten liegenden S/D-Kontakts 1200 zu verringern. 13 stellt eine Alternative zu der in 12 dargestellten Ausführungsform mit einem dünnen, unten liegenden S/D-Kontakt 1300 dar. Bei einigen Ausführungsformen der vorliegenden Erfindung beinhaltet der dünne, unten liegende S/D-Kontakt 1300 eine Breite von etwa 5 nm bis etwa 20 nm, wenngleich sonstige Breiten innerhalb des in Betracht gezogenen Umfangs der Erfindung liegen.
  • Wie zuvor erwähnt, ist die parasitäre Kapazität eine Teilfunktion des Abstands, der zwei Leiter trennt. Folglich ermöglicht ein Verringern der Breite des dünnen, unten liegenden S/D-Kontakts 1300, dass der Abstand zwischen den leitfähigen Gates 800 und dem dünnen, unten liegenden S/D-Kontakt 1300 erhöht wird, ohne dass die Abstandsanforderungen entsprechend steigen. Auf diese Weise kann die parasitäre Kapazität 1302 zwischen dem unten liegenden S/D-Kontakt und dem Gate verringert werden.
  • 14 stellt eine Querschnittansicht einer Struktur 300 nach einem Ausbilden eines unten liegenden S/D-Kontakts 1400 mit Teilflanschen 1402 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Wie hierin zuvor erörtert, können die Opferschichten 504 selektiv gegenüber den dotierten Schichten 502 seitlich geätzt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die Opferschichten 504 nur teilweise geätzt (d.h., eine Seitenwand der unten liegenden Erweiterung 600 wird nicht freigelegt). Ein unten liegender S/D-Kontakt 1400 mit Teilflanschen 1402 kann in Ausführungsformen mit Hohlräumen 1100 mit hohem Aspektverhältnis (d.h., eine Dicke der Opferschichten 504 ist erheblich geringer als eine Breite der Hohlräume 1100) verwendet werden, um die mechanische Stabilität der Struktur 300 zu erhöhen und ein Abschnüren zu verhindern. Wenngleich lediglich eine einzige alternative Ausführungsform dargestellt wird, die einen unten liegenden S/D-Kontakt 1400 mit Teilflanschen 1402 darstellt, versteht es sich, dass die seitliche Ätzung der Opferschichten 504 zeitlich angrenzend an die Breite der Hohlräume 1100 und folglich an die Teilflansche 1402 festgelegt werden kann. Beispielsweise können sich die Teilflansche 1402 über 5 %, 10 %, 15 %, 20 %, 50 %, 75 %, 90 % oder 100 % des gesamten seitlichen Abstands zwischen dem unten liegenden S/D-Kontakt 1400 und der unten liegenden Erweiterung 600 erstrecken.
  • 15 stellt eine Querschnittansicht einer Struktur 400 nach einem Ausbilden eines unten liegenden S/D-Kontakts 1500 mit dicken Flanschen 1502 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Wie hierin zuvor erörtert, können die dotierten Opferschichten 504 selektiv gegenüber den dotierten Schichten 502 seitlich geätzt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung ist eine Dicke der dotierten Opferschichten 504 zwischen angrenzenden dotierten Schichten 502 erhöht. Beispielsweise kann die Dicke der dotierten Opferschichten 504 mehr als 1,5-, 2-, 3-, 4- oder 5-mal so dick wie jede der dotierten Schichten 502 sein, wenngleich sonstige Dicken innerhalb des in Betracht gezogenen Umfangs der Erfindung liegen. Auf diese Weise kann eine Dicke der Flansche 1402 (wie in 14 dargestellt) erhöht sein. Ein unten liegender S/D-Kontakt 1500 mit dicken Flanschen 1502 kann in Ausführungsformen mit Hohlräumen 1100 mit hohem Aspektverhältnis (d.h., eine Dicke der Opferschichten 504 ist erheblich geringer als eine Breite der Hohlräume 1100) verwendet werden, um die mechanische Stabilität der Struktur 400 zu erhöhen und ein Abschnüren zu verhindern.
  • 16 stellt eine Querschnittansicht einer Struktur 500 nach einem Ausbilden eines unten liegenden S/D-Kontakts 1600 mit unterschiedlichen Flanschen 1602 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Wie hierin zuvor erörtert, kann ein Germaniumgehalt der untersten dotierten Opferschicht der Opferschichten 504 höher als ein Germaniumgehalt der übrigen Opferschichten 504 sein.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung wird dieser erhöhte Germaniumgehalt dazu genutzt, den unten liegenden S/D-Kontakt 1600 mit unterschiedlichen Flanschen 1602 auszubilden. So, wie er hierin verwendet wird, bezieht sich ein Kontakt mit „unterschiedlichen Flanschen“ auf einen Kontakt mit Flanschen mit verschiedenen Längen (verschiedenen Flanschbreiten). Opferschichten mit dem höchsten Germaniumgehalt werden mit der größten Geschwindigkeit geätzt, während die Hohlräume 1100 ausgebildet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird der Germaniumgehalt jeder der Opferschichten 504 angepasst, um die abschließenden Hohlraumlängen vor einem Füllen des Kontakts einzustellen. Mit anderen Worten, eine Breite eines ersten Flansches (der untersten Opferschicht mit einem höheren Germaniumgehalt entsprechend) kann länger als eine Breite eines zweiten Flansches (den Opferschichten 504 mit einem geringeren Germaniumgehalt entsprechend) sein.
  • Ein unten liegender S/D-Kontakt 1600 mit unterschiedlichen Flanschen 1602 kann in Ausführungsformen mit Hohlräumen 1100 mit hohem Aspektverhältnis (d.h., eine Dicke der Opferschichten 504 ist erheblich geringer als eine Breite der Hohlräume 1100) verwendet werden, um die mechanische Stabilität der Struktur 400 zu erhöhen und ein Abschnüren zu verhindern. Darüber hinaus verringert ein Ausbilden von unterschiedlichen Flanschen 1602 mit einem längsten untersten Flansch zweckmäßigerweise eine parasitäre Kapazität zwischen den unterschiedlichen Flanschen 1602 und den leitfähigen Gates 800.
  • 17 stellt einen Ablaufplan 1700 dar, der ein Verfahren zum Ausbilden einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht. Wie in Block 1702 dargestellt, wird ein(e) mehrschichtige(r) unten liegende(r) Source/Drain (S/D), die/der abwechselnde dotierte Schichten und Opferschichten aufweist, auf einem Substrat ausgebildet. Die/Der mehrschichtige, unten liegende S/D kann gemäß einer oder mehreren Ausführungsformen in ähnlicher Weise wie die/der in 5 dargestellte mehrschichtige, unten liegende S/D ausgebildet werden.
  • Wie in Block 1704 dargestellt, werden ein oder mehrere Hohlräume durch Entfernen von Abschnitten der Opferschichten ausgebildet. Die Hohlräume können gemäß einer oder mehreren Ausführungsformen in ähnlicher Weise wie die in 11 dargestellten Hohlräume 1100 ausgebildet werden.
  • Wie in Block 1706 dargestellt, wird ein unten liegender S/D-Kontakt mit leitfähigen Flanschen, die die Hohlräume füllen, über der/dem mehrschichtigen, unten liegenden S/D ausgebildet. Der unten liegende S/D-Kontakt mit leitfähigen Flanschen kann gemäß einer oder mehreren Ausführungsformen ausgebildet werden. Beispielsweise kann der unten liegende S/D-Kontakt mit leitfähigen Flanschen in ähnlicher Weise wie der unten liegende S/D-Kontakt 1200 mit Kontaktflanschen 1202 ausgebildet werden, wie in 12 dargestellt. Bei dem unten liegenden S/D-Kontakt kann es sich gemäß einer oder mehreren Ausführungsformen um einen dünnen Kontakt (wie in 13 dargestellt) handeln. Bei den leitfähigen Flanschen kann es sich gemäß einer oder mehreren Ausführungsformen um Flansche mit voller Länge (wie in 12 dargestellt), um Flansche mit Teillängen (wie in 14 dargestellt), um dicke Flansche (wie in 15 dargestellt) oder um unterschiedliche Flansche (wie in 16 dargestellt) handeln.
  • Hierin werden verschiedene Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die zugehörigen Zeichnungen beschrieben. Alternative Ausführungsformen können entwickelt werden, ohne vom Umfang dieser Erfindung abzuweichen. Wenngleich verschiedene Verbindungen und Positionsbeziehungen (z.B. über, unter, angrenzend an usw.) zwischen Elementen in der folgenden Beschreibung und in den Zeichnungen dargelegt werden, erkennen Fachleute, dass viele der hierin beschriebenen Positionsbeziehungen unabhängig von der Orientierung sind, wenn die beschriebene Funktionalität aufrechterhalten wird, obwohl die Orientierung geändert wird. Sofern nichts anderes angegeben ist, können diese Verbindungen und/oder Positionsbeziehungen direkt oder indirekt sein, und die vorliegende Erfindung soll in dieser Hinsicht nicht beschränkend sein. In ähnlicher Weise beschreiben der Begriff „gekoppelt“ und Varianten davon das Vorhandensein eines Übertragungswegs zwischen zwei Elementen und unterstellen keine direkte Verbindung zwischen den Elementen, ohne dass sich dazwischenliegende Elemente/Verbindungen zwischen diesen befinden. Alle diese Varianten werden als Teil der Beschreibung betrachtet. Dementsprechend kann sich eine Kopplung von Entitäten entweder auf eine direkte oder auf eine indirekte Kopplung beziehen, und eine Positionsbeziehung zwischen Entitäten kann eine direkte oder eine indirekte Positionsbeziehung sein. Als Beispiel für eine indirekte Positionsbeziehung zählen zu Bezugnahmen in der vorliegenden Beschreibung auf ein Ausbilden einer Schicht „A“ über einer Schicht „B“ Situationen, in denen sich eine oder mehrere Zwischenschichten (z.B. eine Schicht „C“) zwischen der Schicht „A“ und der Schicht „B“ befinden, sofern die relevanten Eigenschaften und Funktionalitäten der Schicht „A“ und der Schicht „B“ durch die Zwischenschicht(en) nicht wesentlich verändert werden.
  • Die folgenden Definitionen und Abkürzungen sind für die Auslegung der Ansprüche und der Beschreibung zu verwenden. So, wie die Begriffe hierin verwendet werden, sollen „weist auf“, „aufweisend“, „beinhaltet“, „beinhaltend“, „verfügt über“, „verfügend über“, „enthält“ oder „enthaltend“ oder jegliche sonstige Variante von diesen eine nichtausschließliche Einbeziehung abdecken. Beispielsweise ist eine Zusammensetzung, ein Gemisch, ein Prozess, ein Verfahren, ein Gegenstand oder eine Vorrichtung, der/die/das eine Auflistung von Elementen aufweist, nicht zwingend auf nur diese Elemente beschränkt, sondern kann sonstige Elemente beinhalten, die nicht ausdrücklich aufgeführt oder einer/einem solchen Zusammensetzung, Gemisch, Prozess, Verfahren, Gegenstand oder Vorrichtung inhärent sind.
  • Darüber hinaus wird hierin der Begriff „beispielhaft“ in der Bedeutung „als Exempel, Beispiel oder Veranschaulichung dienend“ verwendet. Jegliche hierin als „beispielhaft“ beschriebene Ausführungsform oder Konstruktion soll nicht unbedingt als gegenüber sonstigen Ausführungsformen oder Konstruktionen bevorzugt oder vorteilhaft aufgefasst werden. Die Begriffe „zumindest ein(e)“ und „ein(e) oder mehrere“ sind so zu verstehen, dass sie jede Ganzzahl beinhalten, die größer als oder gleich eins ist, d.h., eins, zwei, drei, vier usw. Der Begriff „eine Mehrzahl“ ist so zu verstehen, dass er jede Ganzzahl beinhaltet, die größer als oder gleich zwei ist, d.h., zwei, drei, vier, fünf usw. Der Begriff „Verbindung“ kann eine indirekte „Verbindung“ und eine direkte „Verbindung“ beinhalten.
  • Wenn in der Beschreibung auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ usw. Bezug genommen wird, weist dies darauf hin, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft beinhalten kann, jedoch muss nicht jede Ausführungsform das bestimmte Merkmal, die bestimmte Struktur oder Eigenschaft beinhalten. Darüber hinaus beziehen sich solche Ausdrücke nicht unbedingt auf dieselbe Ausführungsform. Wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, wird ferner vorausgesetzt, dass ein Fachmann über die Kenntnisse verfügt, um ein solches Merkmal, eine solche Struktur oder Eigenschaft in Verbindung mit sonstigen Ausführungsformen nachzuvollziehen, unabhängig davon, ob sie ausdrücklich beschrieben werden.
  • Für Beschreibungszwecke sollen sich im Folgenden die Begriffe „obere(r,s)", „untere(r,s)", „rechte(r,s)“, „linke(r,s)“, vertikale(r,s)", „horizontale(r,s)“, „oben liegende(r,s)“, „unten liegende(r,s)“ und Ableitungen davon so auf die beschriebenen Strukturen und Verfahren beziehen, wie sie in den Figuren der Zeichnungen ausgerichtet sind. Die Begriffe „darüber liegend“, „über“, „auf“, „positioniert auf“ oder „positioniert über“ bedeuten, dass sich ein erstes Element wie zum Beispiel eine erste Struktur auf einem zweiten Element wie zum Beispiel einer zweiten Struktur befindet, wobei sich dazwischenliegende Elemente wie zum Beispiel eine Grenzflächenstruktur zwischen dem ersten Element und dem zweiten Element befinden können. Der Begriff „direkter Kontakt“ bedeutet, dass ein erstes Element wie zum Beispiel eine erste Struktur und ein zweites Element wie zum Beispiel eine zweite Struktur ohne jegliche dazwischenliegende leitende, isolierende oder Halbleiterschichten an der Grenzfläche der beiden Elemente verbunden sind.
  • Die Begriffe „etwa“, „im Wesentlichen“ „ungefähr“ und Varianten davon sollen den Fehlergrad beinhalten, der einer Messung der jeweiligen Menge auf Grundlage der zum Zeitpunkt des Einreichens der Anmeldung verfügbaren Ausrüstung zugehörig ist. Beispielsweise kann „etwa“ einen Bereich von ± 8 % oder 5 % oder 2 % eines bestimmten Wertes beinhalten.
  • Der Ausdruck „selektiv gegenüber“, zum Beispiel „ein erstes Element selektiv gegenüber einem zweiten Element“, bedeutet, dass das erste Element geätzt werden kann und das zweite Element als Ätzstopp dienen kann.
  • Der Begriff „konform“ (z.B. eine konforme Schicht) bedeutet, dass die Dicke der Schicht im Wesentlichen auf sämtlichen Flächen übereinstimmt oder dass die Dickenschwankung weniger als 15 % der Nenndicke der Schicht beträgt.
  • Die Begriffe „epitaktisches Aufwachsen und/oder epitaktische Abscheidung“ und „epitaktisch ausgebildet und/oder aufgewachsen“ bedeuten das Aufwachsen eines Halbleitermaterials (eines kristallinen Materials) auf einer Abscheidungsfläche eines weiteren Halbleitermaterials (eines kristallinen Materials), bei dem das Halbleitermaterial, das aufgewachsen wird, (die kristalline Überschicht) im Wesentlichen dieselben kristallinen Eigenschaften wie das Halbleitermaterial der Abscheidungsfläche (das Keimmaterial) aufweist. In einem epitaktischen Abscheidungsprozess können die chemischen Reaktanten gesteuert werden, die durch die Quellgase bereitgestellt werden, und die Systemparameter können so festgelegt werden, dass die sich abscheidenden Atome auf der Abscheidungsfläche des Halbleitersubstrats mit genügend Energie auftreffen, um sich so auf der Fläche zu bewegen, dass sich die sich abscheidenden Atome zu der Kristallanordnung der Atome der Abscheidungsfläche orientieren. Ein epitaktisch aufgewachsenes Halbleitermaterial kann im Wesentlichen dieselben kristallinen Eigenschaften wie die Abscheidungsfläche aufweisen, auf der das epitaktisch aufgewachsene Material ausgebildet wird. Beispielsweise kann ein epitaktisch aufgewachsenes Halbleitermaterial, das auf einer kristallinen Fläche mit {100}-Orientierung abgeschieden wird, eine {100}-Orientierung annehmen. Bei einigen Ausführungsformen der Erfindung können epitaktische Aufwachs- und/oder Abscheidungsprozesse selektiv gegenüber einer Ausbildung auf einer Halbleiterfläche sein und können kein Material auf freiliegenden Flächen wie zum Beispiel Siliciumdioxid- oder Siliciumnitridflächen abscheiden.
  • Wie zuvor hierin erwähnt, werden der Kürze halber herkömmliche Techniken im Zusammenhang mit einer Fertigung von Halbleitereinheiten und integrierten Schaltungen (IC) hierin möglicherweise nicht ausführlich beschrieben. Als Hintergrundinformation wird jedoch eine allgemeinere Beschreibung der Prozesse zur Fertigung von Halbleitereinheiten bereitgestellt, die zum Implementieren einer oder mehrerer Ausführungsformen der vorliegenden Erfindung eingesetzt werden können. Wenngleich spezifische, zum Implementieren einer oder mehrerer Ausführungsformen der vorliegenden Erfindung verwendete Fertigungsvorgänge einzeln bekannt sein können, ist die beschriebene Kombination von Vorgängen und/oder resultierenden Strukturen der vorliegenden Erfindung einzigartig. Folglich setzt die einzigartige Kombination der im Zusammenhang mit der Fertigung einer Halbleitereinheit gemäß der vorliegenden Erfindung beschriebenen Vorgänge eine Vielfalt von einzeln bekannten physikalischen und chemischen Prozessen ein, die an einem Halbleiter(z.B. Silicium)-Substrat vorgenommen werden, von denen einige in dem unmittelbar folgenden Absätzen beschrieben werden.
  • Im Allgemeinen fallen die verschiedenen Prozesse, die zum Ausbilden eines Mikro-Chips verwendet werden, der zu einer IC verkapselt wird, in vier allgemeine Kategorien, und zwar Schichtabscheidung, Entfernen/Ätzen, Halbleiterdotierung und Strukturieren/Lithographie. Das Abscheiden ist ein beliebiger Prozess, in dem ein Material aufgewachsen, aufgeschichtet oder auf andere Weise auf den Wafer übertragen wird. Zu den verfügbaren Technologien zählen unter anderem physikalische Gasphasenabscheidung (physical vapor deposition, PVD), chemische Gasphasenabscheidung (chemical vapor deposition, CVD), elektrochemische Abscheidung (electrochemical deposition, ECD), Molekularstrahlepitaxie (molecular beam epitaxy, MBE) und in jüngerer Zeit Atomlagenabscheidung (atomic layer deposition, ALD). Beim Entfernen/Ätzen handelt es sich um jeden Prozess, der Material vom Wafer entfernt. Zu Beispielen zählen Ätzprozesse (nass oder trocken), chemischmechanisches Planarisieren (CMP) und dergleichen. Bei reaktivem lonenätzen (reactive ion etching, RIE) handelt es sich zum Beispiel um einen Typ eines Trockenätzens, der ein chemisch reaktives Plasma verwendet, um ein Material wie etwa eine maskierte Struktur eines Halbleitermaterials zu entfernen, indem das Material einem Beschuss mit Ionen ausgesetzt wird, die Abschnitte des Materials aus der ausgesetzten Fläche entfernen. Das Plasma wird üblicherweise durch ein elektromagnetisches Feld unter Unterdruck (Vakuum) erzeugt. Bei Halbleiterdotierung handelt es sich um die Modifizierung von elektrischen Eigenschaften durch Dotieren zum Beispiel von Sources und Drains von Transistoren im Allgemeinen durch Diffusion und/oder durch Ionenimplantation. Auf diese Dotierungsprozesse folgt eine Ofentemperung oder eine schnelle thermische Temperung (rapid thermal annealing, RTA). Das Tempern dient dazu, die implantierten Dotierstoffe zu aktivieren. Dünnschichten sowohl von Leitern (z.B. Polysilicium, Aluminium, Kupfer usw.) als auch von Isolatoren (z.B. verschiedene Formen von Siliciumdioxid, Siliciumnitrid usw.) werden dazu verwendet, Transistoren und ihre Komponenten zu verbinden und zu isolieren. Selektives Dotieren verschiedener Bereiche des Halbleitersubstrats ermöglicht, die Leitfähigkeit des Substrats beim Anlegen einer Spannung zu verändern. Durch Erzeugen von Strukturen dieser verschiedenen Komponenten können Millionen von Transistoren hergestellt und verdrahtet werden, um die komplexen Schaltungen einer modernen Mikroelektronikeinheit auszubilden. Bei einer Halbleiterlithographie handelt es sich um das Ausbilden von dreidimensionalen Reliefbildern oder -strukturen auf dem Halbleitersubstrat für ein nachfolgendes Übertragen der Struktur auf das Substrat. Bei einer Halbleiterlithographie werden die Strukturen durch ein lichtempfindliches Polymer ausgebildet, das als Photolack bezeichnet wird. Zum Aufbauen der komplexen Strukturen, die einen Transistor bilden, und der zahlreichen Drähte, die die Millionen von Transistoren einer Schaltung verbinden, werden Lithographie- und Ätzstrukturübertragungsschritte mehrmals wiederholt. Jede auf den Wafer gedruckte Struktur wird auf die zuvor ausgebildeten Strukturen ausgerichtet, und langsam werden die Leiter, Isolatoren und selektiv dotierten Bereiche aufgebaut, um die abschließende Einheit auszubilden.
  • Die Ablaufpläne und Blockschaubilder in den Figuren veranschaulichen mögliche Implementierungen von Fertigungs- und/oder Betriebsverfahren gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Verschiedene Funktionen/Abläufe des Verfahrens werden in dem Ablaufplan durch Blöcke dargestellt. In einigen alternativen Implementierungen können die in den Blöcken angegebenen Funktionen in einer anderen Reihenfolge als in den Figuren gezeigt stattfinden. Zwei nacheinander gezeigte Blöcke können zum Beispiel in Wirklichkeit im Wesentlichen gleichzeitig ausgeführt werden, oder die Blöcke können manchmal je nach entsprechender Funktionalität in umgekehrter Reihenfolge ausgeführt werden.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung erfolgten zur Veranschaulichung, sind jedoch nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt gemeint. Zahlreiche Modifizierungen und Varianten sind für Fachleute ersichtlich, ohne vom Umfang der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber auf dem Markt erhältlichen Technologien am besten zu erläutern oder um anderen Fachleuten zu ermöglichen, die hierin beschriebenen Ausführungsformen zu verstehen.

Claims (30)

  1. Verfahren (1700) zum Ausbilden einer Halbleitereinheit (100), wobei das Verfahren aufweist: Ausbilden (1702) eines mehrschichtigen, unten liegenden, dotierten Bereichs (500), der abwechselnde dotierte Schichten (502) und dotierte Opferschichten (504) aufweist, auf einem Substrat; Ausbilden (1704) eines oder mehrerer Hohlräume (1100) durch Entfernen von Abschnitten der dotierten Opferschichten; und Ausbilden (1706) eines unten liegenden Kontakts (1200; 1300; 1400; 1500; 1600) über dem mehrschichtigen, unten liegenden, dotierten Bereich, wobei der unten liegende Kontakt einen oder mehrere leitfähige Flansche (1202; 1402; 1502; 1602) aufweist, die die Hohlräume füllen.
  2. Verfahren nach Anspruch 1, das des Weiteren ein Ausbilden einer Halbleiterfinne (102) auf einem Substrat (104) und angrenzend an den mehrschichtigen, unten liegenden, dotierten Bereich aufweist.
  3. Verfahren nach Anspruch 2, das des Weiteren ein Ausbilden eines leitfähigen Gates (800) über einem Kanalbereich der Halbleiterfinne aufweist.
  4. Verfahren nach Anspruch 3, das des Weiteren ein Ausbilden eines unten liegenden Abstandselements (700) zwischen dem mehrschichtigen, unten liegenden, dotierten Bereich und dem leitfähigen Gate aufweist.
  5. Verfahren nach Anspruch 4, wobei sich die Hohlräume unterhalb des leitfähigen Gates erstrecken.
  6. Verfahren nach Anspruch 4, wobei sich die Hohlräume nicht unterhalb des leitfähigen Gates erstrecken.
  7. Verfahren nach Anspruch 1, wobei das Ausbilden des einen oder der mehreren Hohlräume des Weiteren ein Entfernen von Abschnitten einer dotierten Schicht des mehrschichtigen, unten liegenden, dotierten Bereichs aufweist.
  8. Verfahren nach Anspruch 1, wobei das Ausbilden eines oder mehrerer Hohlräume durch Entfernen von Abschnitten der dotierten Opferschichten des Weiteren ein seitliches Ätzen der dotierten Opferschichten aufweist.
  9. Verfahren nach Anspruch 8, wobei das seitliche Ätzen einen Gasphasenätzprozess durch Chlorwasserstoff (HCl) oder einen Nassätzprozess durch Wasserstoffperoxid (H2O2) oder eine SC1 aufweist.
  10. Verfahren nach Anspruch 1, wobei das Verfahren aufweist: Ausbilden einer (102) Halbleiterfinne auf einem Substrat (104), wobei der mehrschichtige, unten liegende, dotierte Bereich angrenzend an Seitenwände der Halbleiterfinne ausgebildet wird; Ausbilden eines leitfähigen Gates (800) über einem Kanalbereich der Halbleiterfinne; Ausbilden eines unten liegenden Abstandselements (700) zwischen dem leitfähigen Gate und dem mehrschichtigen, unten liegenden, dotierten Bereich; und Dotieren eines Abschnitts (600) der Halbleiterfinne zwischen dem unten liegenden Abstandselement und dem Substrat.
  11. Verfahren nach Anspruch 10, wobei sich der eine oder die mehreren leitfähigen Flansche (1202) von dem unten liegenden Kontakt zu dem dotierten Abschnitt der Halbleiterfinne erstrecken.
  12. Verfahren nach Anspruch 10, wobei ein Abschnitt der dotierten Opferschichten zwischen dem einen oder den mehreren leitfähigen Flanschen (1402; 1502; 1602) und dem dotierten Abschnitt der Halbleiterfinne verbleibt.
  13. Verfahren nach einem der vorangehenden Ansprüche, wobei die dotierten Schichten Silicium aufweisen.
  14. Verfahren nach einem der vorangehenden Ansprüche, wobei die dotierten Opferschichten Silicium-Germanium aufweisen.
  15. Verfahren nach einem der vorangehenden Ansprüche, wobei die unterste dotierte Opferschicht des mehrschichtigen, unten liegenden, dotierten Bereichs einen ersten Germaniumgehalt aufweist und die übrigen dotierten Opferschichten des mehrschichtigen, unten liegenden, dotierten Bereichs einen zweiten Germaniumgehalt aufweisen.
  16. Verfahren nach Anspruch 15, wobei der erste Germaniumgehalt höher als der zweite Germaniumgehalt ist.
  17. Halbleitereinheit (100), die aufweist: eine Halbleiterfinne (102), die auf einem Substrat (102) ausgebildet ist; einen mehrschichtigen, unten liegenden, dotierten Bereich (500), der abwechselnde dotierte Schichten (502) und dotierte Opferschichten (504) aufweist, der auf dem Substrat und angrenzend an Seitenwände der Halbleiterfinne ausgebildet ist; ein leitfähiges Gate (806) über einem Kanalbereich der Halbleiterfinne; ein unten liegendes Abstandselement (700) zwischen dem leitfähigen Gate und dem mehrschichtigen, unten liegenden, dotierten Bereich; und einen unten liegenden Kontakt (1202; 1402; 1602), der über dem mehrschichtigen, unten liegenden, dotierten Bereich ausgebildet ist, wobei der unten liegende Kontakt mehrere leitfähige Flansche (1202; 1402; 1602) aufweist, die sich unter dem unten liegenden Abstandselement erstrecken.
  18. Halbleitereinheit nach Anspruch 17, wobei die Flansche sich unter dem unten liegenden Abstandselement erstreckt.
  19. Halbleitereinheit nach Ansprüchen 17 oder 18, wobei die Flansche (1602) einen ersten Flansch mit einer ersten Länge und einen zweiten Flansch mit einer zweiten Länge aufweisen.
  20. Halbleitereinheit nach Anspruch 17 oder 18, wobei sich die Flansche (1202) von dem unten liegenden Kontakt zu einem dotierten Abschnitt (600) der Halbleiterfinne erstrecken.
  21. Halbleitereinheit nach einem der Ansprüche 17 bis 20, wobei die dotierten Schichten Silicium aufweisen.
  22. Halbleitereinheit nach einem der Ansprüche 17 bis 21, wobei die dotierten Opferschichten Silicium-Germanium aufweisen.
  23. Halbleitereinheit nach einem der Ansprüche 17 bis 22, wobei die unterste dotierte Opferschicht des mehrschichtigen, unten liegenden, dotierten Bereichs einen ersten Germaniumgehalt aufweist und die übrigen dotierten Opferschichten des mehrschichtigen, unten liegenden, dotierten Bereichs einen zweiten Germaniumgehalt aufweisen.
  24. Halbleitereinheit nach Anspruch 23, wobei der erste Germaniumgehalt höher als der zweite Germaniumgehalt ist.
  25. Halbleitereinheit nach Anspruch 19, wobei die erste Länge größer als die zweite Länge ist.
  26. Halbleitereinheit nach einem der Ansprüche 17 bis 25 mit Rückbezug auf Anspruch 19, wobei es sich bei dem ersten Flansch, der die erste Länge aufweist, um einen untersten Flansch handelt.
  27. Halbleitereinheit nach Anspruch 26, wobei der unterste Flansch in nächster Nähe zu dem Substrat ist.
  28. Halbleitereinheit nach Anspruch 17 oder 18, wobei die abwechselnden dotierten Schichten und dotierte Opferschichten an Seitenwände der Halbleiterfinne angrenzen.
  29. Halbleitereinheit nach einem der Ansprüche 17 bis 28, wobei die dotierten Schichten unmittelbar auf dem Substrat ausgebildet sind.
  30. Halbleitereinheit nach einem der Ansprüche 17 bis 29, wobei das unten liegende Abstandselement unmittelbar auf einer Oberfläche einer oberen Schicht ist, die eine am stärksten dotierte Schicht unter den abwechselnden dotierten Schichten ist.
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