DE112018001590T5 - Einheit mit einem extrem langen Kanal innerhalb einer VFET-Bauart - Google Patents

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Abstract

Ausführungsformen sind auf Verfahren und resultierende Strukturen für einen vertikalen Feldeffekttransistor (VFET) mit einem extrem langen Kanal ausgerichtet. Ein Paar von Halbleiter-Fins ist auf einem Substrat ausgebildet. Eine Halbleitersäule ist zwischen den Halbleiter-Fins auf dem Substrat ausgebildet. Ein Bereich, der sich unter sämtlichen der Halbleiter-Fins und unter einem Teil der Halbleitersäule erstreckt, ist dotiert. Ein leitfähiges Gate ist über einem Kanalbereich der Halbleiter-Fins und der Halbleitersäule ausgebildet. Eine Oberfläche der Halbleitersäule dient als ein erweiterter Kanalbereich, wenn das Gate aktiv ist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich allgemein auf Herstellungsverfahren und resultierende Strukturen für Halbleitereinheiten. Spezifischer bezieht sich die vorliegende Erfindung auf Einheiten mit einem extrem langen Kanal innerhalb einer vertikalen FET-Bauart (einer VFET-Bauart). Einheiten mit einem „extrem“ langen Kanal weisen Kanallängen auf, die größer als die Höhe des vertikalen Fin sind.
  • HINTERGRUND
  • Bei gegenwärtigen Herstellungsprozessen für Halbleitereinheiten wird eine große Anzahl von Halbleitereinheiten, wie beispielsweise Feldeffekttransistoren (FETs), auf einem einzelnen Wafer hergestellt. Einige nicht-planare Transistor-Bauarten, wie beispielsweise vertikale Feldeffekttransistoren (VFETs), setzen Halbleiter-Fins und Seiten-Gates ein, die außerhalb des aktiven Bereichs kontaktiert werden können, so dass eine erhöhte Dichte von Einheiten und ein etwas erhöhtes Leistungsvermögen gegenüber lateralen Einheiten resultiert. Bei VFETs fließt der Source-Drain-Strom in einer Richtung senkrecht zu einer Hauptoberfläche des Substrats. Bei einer bekannten VFET-Konfiguration verläuft die Haupt-Substratoberfläche zum Beispiel horizontal, und ein vertikaler Fin oder ein vertikaler Nanodraht erstreckt sich von der Substratoberfläche aus nach oben. Der Fin oder der Nanodraht bildet den Kanalbereich des Transistors. Ein Source-Bereich und ein Drain-Bereich befinden sich in einem elektrischen Kontakt mit dem oberen und dem unteren Ende des Kanalbereichs, während ein Gate auf einer oder mehreren der Fin- oder Nanodraht-Seitenwände angeordnet ist.
  • Einige Bauarten nicht-planarer Transistoreinheiten, wie beispielsweise VFETs, setzen Halbleiter-Fins und Seiten-Gates ein, die außerhalb des aktiven Bereichs kontaktiert werden können, so dass eine erhöhte Dichte von Einheiten gegenüber lateralen Einheiten resultiert. Beim Skalieren von VFETs über den 10-nm-Knotenpunkt hinaus gibt es jedoch Herausforderungen. Zum Beispiel bewirkt die vertikale Beschaffenheit der VFET-Bauart, dass sich zusätzlich zu Ausweitungen in Bezug auf Breiten- oder Flächenanforderungen Beeinflussungen der Gate-Länge auf die Gesamtschichthöhe auswirken. Eine Vergrößerung der Gesamtschichthöhe verursacht mehrere unerwünschte Komplikationen, insbesondere dann, wenn Source-, Drain- und Gate-Kontakte jeweils unterschiedliche Längen benötigen, um einer vorgegebenen Gate-Länge zu genügen. Darüber hinaus ist die Integration von extrem langen Gates (d.h. von Gates, die eine Kanallänge aufweisen, die größer als jene eines herkömmlichen Gates mit einem kurzen Kanal ist, die auf die Höhe des vertikalen Fin beschränkt ist) bei einem herkömmlichen VFET durch Anforderungen in Bezug auf die Ebenheit der Schicht beschränkt. Infolgedessen sind herkömmliche VFETs auf vergleichsweise kurze Kanäle beschränkt.
  • Daher besteht auf dem Fachgebiet die Notwendigkeit, das vorstehend erwähnte Problem anzugehen.
  • KURZDARSTELLUNG
  • Unter dem Gesichtspunkt eines ersten Aspekts stellt die vorliegende Erfindung ein Verfahren zur Herstellung einer Halbleitereinheit bereit, wobei das Verfahren umfasst: Bilden eines Paars von Halbleiter-Fins auf einem Substrat; Bilden einer Halbleitersäule zwischen den Halbleiter-Fins auf dem Substrat; Bilden eines unteren dotierten Bereichs, der sich unter sämtlichen der Halbleiter-Fins und unter einem Teil der Halbleitersäule erstreckt; sowie Bilden eines leitfähigen Gates über einem Kanalbereich der Halbleiter-Fins und der Halbleitersäule.
  • Unter dem Gesichtspunkt eines weiteren Aspekts stellt die vorliegende Erfindung ein Verfahren zum Betreiben einer Halbleitereinheit bereit, wobei das Verfahren umfasst: Bereitstellen einer Halbleitereinheit, die aufweist: einen ersten Halbleiter-Fin benachbart zu einem zweiten Halbleiter-Fin auf einem Substrat; eine Halbleitersäule, die zwischen dem ersten und dem zweiten Halbleiter-Fin auf dem Substrat ausgebildet ist; ein leitfähiges Gate, das über einem Kanalbereich des ersten und des zweiten Halbleiter-Fin und der Halbleitersäule ausgebildet ist; einen Source-Bereich, der auf einer Oberfläche des ersten Halbleiter-Fin ausgebildet ist; sowie einen Drain-Bereich, der auf einer Oberfläche des zweiten Halbleiter-Fin ausgebildet ist; und Leiten eines Stroms von dem Source-Bereich durch einen Teil der Halbleitersäule hindurch zu dem Drain-Bereich.
  • Unter dem Gesichtspunkt eines weiteren Aspekts stellt die vorliegende Erfindung eine Halbleitereinheit bereit, die aufweist: ein Paar von Halbleiter-Fins, die auf einem Substrat ausgebildet sind; eine Halbleitersäule, die zwischen den Halbleiter-Fins auf dem Substrat ausgebildet ist; einen unteren dotierten Bereich, der sich unter sämtlichen der Halbleiter-Fins und unter einem Teil der Halbleitersäule erstreckt; sowie ein leitfähiges Gate, das über einem Kanalbereich der Halbleiter-Fins und der Halbleitersäule ausgebildet ist.
  • Unter dem Gesichtspunkt eines weiteren Aspekts stellt die vorliegende Erfindung ein Verfahren zur Herstellung einer Halbleitereinheit bereit, wobei das Verfahren umfasst: Bilden eines Paars von Halbleiter-Fins auf einem Substrat; Bilden einer Halbleitersäule zwischen den Halbleiter-Fins auf dem Substrat, wobei die Halbleitersäule eine unter eine Oberfläche der Halbleiter-Fins zurückgesetzte Säule ist; Bilden eines unteren dotierten Bereichs, der sich unter sämtlichen der Halbleiter-Fins und unter einem Teil der Halbleitersäule erstreckt; sowie Bilden eines leitfähigen Gates über einem Kanalbereich der Halbleiter-Fins und der Halbleitersäule; Bilden einer dicken Oxidschicht zwischen dem leitfähigen Gate und den Halbleiter-Fins sowie der Halbleitersäule; Bilden eines Source-Bereichs und eines Drain-Bereichs auf freiliegenden Oberflächen der Halbleiter-Fins; sowie Bilden eines gemeinsam genutzten Gate-Kontakts auf dem leitfähigen Gate und über der Halbleitersäule.
  • Unter dem Gesichtspunkt eines weiteren Aspekts stellt die vorliegende Erfindung eine Halbleitereinheit bereit, die aufweist: einen ersten Halbleiter-Fin, der auf einem Substrat ausgebildet ist; einen zweiten Halbleiter-Fin, der auf dem Substrat und benachbart zu dem ersten Halbleiter-Fin ausgebildet ist; eine Halbleitersäule, die zwischen dem ersten und dem zweiten Halbleiter-Fin ausgebildet ist; einen unteren dotierten Bereich, der sich unter sämtlichen der Halbleiter-Fins und unter einem Teil der Halbleitersäule erstreckt; sowie ein gemeinsam genutztes leitfähiges Gate, das über einem Kanalbereich des ersten und des zweiten Halbleiter-Fin und der Halbleitersäule ausgebildet ist; einen Source-Bereich, der auf einer Oberfläche des ersten Halbleiter-Fin ausgebildet ist; sowie einen Drain-Bereich, der auf einer Oberfläche des zweiten Halbleiter-Fin ausgebildet ist.
  • Ausführungsformen der vorliegenden Erfindung sind auf ein Verfahren zur Herstellung einer Halbleitereinheit ausgerichtet. Ein nicht beschränkendes Beispiel für das Verfahren beinhaltet ein Bilden eines Paars von Halbleiter-Fins auf einem Substrat. Zwischen den Halbleiter-Fins wird eine Halbleitersäule gebildet. Ein Bereich, der sich unter sämtlichen der Halbleiter-Fins und unter einem Teil der Halbleitersäule erstreckt, wird dotiert. Über einem Kanalbereich der Halbleiter-Fins und der Halbleitersäule wird ein leitfähiges Gate gebildet. Eine Oberfläche der Halbleitersäule dient als ein erweiterter Kanalbereich, wenn das Gate aktiv ist.
  • Ausführungsformen der vorliegenden Erfindung sind auf ein Verfahren zum Betreiben einer Halbleitereinheit ausgerichtet. Ein nicht beschränkendes Beispiel für das Verfahren beinhaltet ein Bereitstellen einer Halbleitereinheit. Die Halbleitereinheit beinhaltet einen ersten Halbleiter-Fin benachbart zu einem zweiten Halbleiter-Fin auf einem Substrat sowie eine Halbleitersäule, die zwischen dem ersten und dem zweiten Halbleiter-Fin ausgebildet ist. Die Halbleitereinheit beinhaltet des Weiteren ein leitfähiges Gate, das über einem Kanalbereich des ersten und des zweiten Halbleiter-Fin und der Halbleitersäule ausgebildet ist, einen Source-Bereich, der auf einer Oberfläche des ersten Halbleiter-Fin ausgebildet ist, sowie einen Drain-Bereich, der auf einer Oberfläche des zweiten Halbleiter-Fin ausgebildet ist. Ein Strom wird von dem Source-Bereich durch einen Teil der Halbleitersäule zu dem Drain-Bereich geleitet.
  • Ausführungsformen der Erfindung sind auf eine Halbleitereinheit ausgerichtet. Ein nicht beschränkendes Beispiel für die Halbleitereinheit beinhaltet ein Paar von Halbleiter-Fins, die auf einem Substrat ausgebildet sind. Eine Halbleitersäule ist zwischen den Halbleiter-Fins auf dem Substrat ausgebildet. Ein unterer dotierter Bereich erstreckt sich unter sämtlichen der Halbleiter-Fins und unter einem Teil der Halbleitersäule. Ein leitfähiges Gate ist über einem Kanalbereich der Halbleiter-Fins und der Halbleitersäule ausgebildet. Eine Oberfläche der Halbleitersäule dient als ein erweiterter Kanalbereich, wenn das Gate aktiv ist.
  • Ausführungsformen der vorliegenden Erfindung sind auf ein Verfahren zur Herstellung einer Halbleitereinheit ausgerichtet. Ein nicht beschränkendes Beispiel für das Verfahren beinhaltet ein Bilden eines Paars von Halbleiter-Fins auf einem Substrat und einer Halbleitersäule zwischen den Halbleiter-Fins. Bei der Halbleitersäule handelt es sich um eine unter eine Oberfläche der Halbleiter-Fins zurückgesetzte Säule. Ein unterer dotierter Bereich, der sich unter sämtlichen der Halbleiter-Fins und unter einem Teil der Halbleitersäule erstreckt, wird dotiert. Ein leitfähiges Gate wird über einem Kanalbereich der Halbleiter-Fins und der Halbleitersäule gebildet. Eine dicke Oxidschicht wird zwischen dem leitfähigen Gate und den Halbleiter-Fins sowie der Halbleitersäule gebildet. Ein Source-Bereich und ein Drain-Bereich werden auf freiliegenden Oberflächen der Halbleiter-Fins gebildet, und ein gemeinsam genutzter Gate-Kontakt wird auf dem leitfähigen Gate und über der Halbleitersäule gebildet. Eine Oberfläche der Halbleitersäule dient als ein erweiterter Kanalbereich, wenn das Gate aktiv ist.
  • Ausführungsformen der Erfindung sind auf eine Halbleitereinheit ausgerichtet. Ein nicht beschränkendes Beispiel für die Halbleitereinheit beinhaltet einen ersten Halbleiter-Fin, der auf einem Substrat ausgebildet ist, und einen zweiten Halbleiter-Fin, der auf dem Substrat und benachbart zu dem ersten Halbleiter-Fin ausgebildet ist. Zwischen dem ersten und dem zweiten Halbleiter-Fin ist eine Halbleitersäule ausgebildet. Ein unterer dotierter Bereich, der sich unter sämtlichen der Halbleiter-Fins und unter einem Teil der Halbleitersäule erstreckt, ist dotiert. Ein gemeinsam genutztes leitfähiges Gate ist über einem Kanalbereich des ersten und des zweiten Halbleiter-Fin und der Halbleitersäule ausgebildet. Ein Source-Bereich ist auf einer Oberfläche des ersten Halbleiter-Fin ausgebildet, und ein Drain-Bereich ist auf einer Oberfläche des zweiten Halbleiter-Fin ausgebildet. Eine Oberfläche der Halbleitersäule dient als ein erweiterter Kanalbereich, wenn das Gate aktiv ist.
  • Weitere technische Merkmale und Vorteile werden durch die Techniken der vorliegenden Erfindung realisiert. Ausführungsformen und Aspekte der Erfindung sind hierin im Detail beschrieben und werden als ein Teil des beanspruchten Gegenstands betrachtet. Für ein besseres Verständnis sei auf die detaillierte Beschreibung und auf die Zeichnungen verwiesen.
  • Figurenliste
  • Die Details der Exklusivrechte, die hierin beschrieben sind, sind insbesondere in den Ansprüchen am Ende der Beschreibung aufgezeigt und eindeutig beansprucht. Das Vorstehende und weitere Merkmale und Vorteile der Ausführungsformen der Erfindung werden aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen ersichtlich, in denen:
    • 1 eine Querschnittsansicht einer Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 2 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 3 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 4 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 5 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 6 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 7 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 8 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 9 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 10 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 11 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 12 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 13 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 14 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 15 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 16 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 17 ein Flussdiagramm darstellt, das ein Verfahren gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung zeigt.
  • Die hier gezeigten Schaubilder sind illustrativ. Es kann mehrere Variationen in Bezug auf das Schaubild oder die Vorgänge geben, die darin beschrieben sind, ohne von dem Inhalt der Erfindung abzuweichen. Zum Beispiel können die Prozesse in einer anderen Reihenfolge durchgeführt werden, oder es können Prozesse hinzugefügt, eliminiert oder modifiziert werden.
  • In den beigefügten Figuren und der folgenden detaillierten Beschreibung der Ausführungsformen der Erfindung sind die verschiedenen Elemente, die in den Figuren dargestellt sind, mit Bezugszeichen mit zwei oder drei Ziffern bereitgestellt. Mit wenigen Ausnahmen entspricht (entsprechen) die am weitesten links gelegene Ziffer (die am weitesten links gelegenen Ziffern) jedes Bezugszeichens der Figur, in der das Element als erstes dargestellt ist.
  • DETAILLIERTE BESCHREIBUNG
  • Der Kürze halber ist es möglich, dass herkömmliche Techniken in Bezug auf die Herstellung von Halbleitereinheiten und integrierten Schaltungen (ICs) hier im Detail beschrieben sind oder nicht beschrieben sind. Darüber hinaus können verschiedene Funktionen und Prozessschritte, die hierin beschrieben sind, in ein umfassenderes Verfahren oder einen umfassenderen Prozess miteinbezogen werden, das oder der zusätzliche Schritte oder Funktionsweisen aufweist, die hier nicht im Detail beschrieben sind. Insbesondere sind verschiedene Schritte bei der Herstellung von Halbleitereinheiten und ICs auf der Grundlage von Halbleitern allgemein bekannt, und so werden der Kürze halber viele gebräuchliche Schritte hier lediglich kurz erwähnt oder werden insgesamt weggelassen, ohne die allgemein bekannten Prozessdetails bereitzustellen.
  • Sich nunmehr einer Übersicht über Technologien zuwendend, die für Aspekte der vorliegenden Erfindung spezifischer relevant sind, wie zuvor hier angemerkt, setzen einige Bauarten von nicht-planaren Transistoreinheiten, wie beispielsweise VFETs, Halbleiter-Fins und Seiten-Gates ein, die außerhalb des aktiven Bereichs kontaktiert werden können, so dass eine erhöhte Dichte von Einheiten gegenüber lateralen Einheiten resultiert. Beim Skalieren von VFETs über den 10-nm-Knotenpunkt hinaus gibt es jedoch Herausforderungen. Zum Beispiel bewirkt die vertikale Beschaffenheit der VFET-Bauart, dass sich zusätzlich zu Ausweitungen in Bezug auf Breiten- oder Flächenanforderungen Beeinflussungen der Gate-Länge auf die Gesamtschichthöhe auswirken. Eine Vergrößerung der Gesamtschichthöhe verursacht mehrere unerwünschte Komplikationen, insbesondere dann, wenn Source-, Drain- und Gate-Kontakte jeweils unterschiedliche Längen benötigen, um einer vorgegebenen Gate-Länge zu genügen. Darüber hinaus ist die Integration von extrem langen Gates (d.h. von Gates, die eine Kanallänge aufweisen, die größer als jene eines herkömmlichen Gates mit einem kurzen Kanal ist, die auf die Höhe des vertikalen Fin beschränkt ist) bei einem herkömmlichen VFET durch Anforderungen in Bezug auf die Ebenheit der Schicht beschränkt. Infolgedessen sind herkömmliche VFETs auf vergleichsweise kurze Kanäle beschränkt.
  • Sich nunmehr einer Übersicht über Aspekte der vorliegenden Erfindung zuwendend, stellt eine Ausführungsform oder stellen mehrere Ausführungsformen der Erfindung Verfahren und Strukturen bereit, die so konfiguriert sind, dass extrem lange Kanäle innerhalb der existierenden VFET-Bauart ermöglicht werden. Auf einem Substrat wird ein Paar von Halbleiter-Fins gebildet. Ein Source-Bereich wird auf dem ersten Halbleiter-Fin gebildet, und ein Drain-Bereich wird auf dem zweiten Halbleiter-Fin gebildet. Zwischen den Halbleiter-Fins wird eine Halbleitersäule gebildet. Die Halbleitersäule kann so gebildet werden, dass sie eine beliebig große Breite aufweist, ohne die Kanalhöhe der Halbleiter-Fins zu beeinflussen. Ein Bereich des Substrats, der sich vollständig unter den Halbleiter-Fins erstreckt und sich zum Teil unter der Halbleitersäule erstreckt, wird dotiert, um einen leitfähigen Pfad zwischen den Halbleiter-Fins und der Halbleitersäule bereitzustellen. Über Kanalbereichen der Halbleiter-Fins und der Halbleitersäule wird ein gemeinsam genutztes leitfähiges Gate gebildet. Eine Oberfläche der Halbleitersäule dient als ein erweiterter Kanalbereich, wenn das Gate aktiv ist. Auf diese Weise wird ein VFET mit einem extrem langen Kanal bereitgestellt, bei dem keine Vergrößerungen der Gesamtschichthöhe des Kanalbereichs erforderlich sind.
  • Sich nunmehr einer detaillierteren Beschreibung von Aspekten der vorliegenden Erfindung zuwendend, stellt 1 eine Querschnittsansicht einer Struktur 100 mit einer Hartmaske 102, die über einem Substrat 104 ausgebildet ist, während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Unter der Hartmaske 102 und innerhalb eines Teils des Substrats 104 ist ein Durchgriff-Stopper (Punch-Through-Stopper, PTS) 106 ausgebildet. Die Hartmaske 102 kann aus irgendeinem geeigneten Material bestehen, wie zum Beispiel aus einem Siliciumnitrid.
  • Das Substrat 104 kann aus irgendeinem geeigneten Substratmaterial bestehen, wie zum Beispiel aus monokristallinem Si, SiGe, SiC, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder einem Halbleiter-auf-Isolator (SOI). Bei einigen Ausführungsformen beinhaltet das Substrat 104 eine (nicht dargestellte) vergrabene Oxidschicht.
  • Der PTS 106 kann durch einen Implantationsprozess, wie zum Beispiel eine Ionenstrahlimplantation, in dem Substrat 104 gebildet werden. Der PTS 106 beinhaltet Dotierstoffstörstellen, die einen zu den Source-/Drain-Bereichen entgegengesetzten Dotiertyp aufweisen, und wirkt dahingehend, einen Leckverlust zwischen den Source-/Drain-Bereichen während eines normalen Betriebs der Einheit zu unterbinden und die Implantationstiefe des unteren dotierten Bereichs 500 (wie in 5 dargestellt) zu begrenzen. Der PTS 106 kann in Abhängigkeit vom Typ des Transistors entweder Dotierstoffe vom n-Typ (z.B. As, P, Sb) oder Dotierstoffe vom p-Typ (z.B. Ga, B, In, BF2, Al) beinhalten. Zum Beispiel sind für einen pFET Dotierstoffe vom n-Typ erforderlich, und für einen nFET sind Dotierstoffe vom p-Typ erforderlich. Die Dotierstoffkonzentration in dem PTS 106 kann in einem Bereich von 1 × 1019 cm-3 bis 2 × 1021 cm-3 oder zwischen 1 × 1020 cm-3 und 1 × 1021cm-3 liegen.
  • 2 stellt eine Querschnittsansicht der Struktur 100 nach einem Bilden von vertikalen Halbleiter-Fins 200 und 202 und einer Halbleitersäule 204 auf dem Substrat 104 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Die vertikalen Halbleiter-Fins 200 und 202 (im Folgenden die „Fins“) und die Halbleitersäule 204 (im Folgenden die „Säule“) können unter Verwendung bekannter Front-End-of-Line(FEOL)-VFET-Herstellungstechniken auf dem Substrat 104 gebildet werden.
  • Bei einigen Ausführungsformen der Erfindung wird die Hartmaske 102 strukturiert, um Teile des Substrats 104 freizulegen. Die freigelegten Teile des Substrats 104 können dann unter Verwendung eines Nassätzprozesses, eines Trockenätzprozesses oder einer Kombination derselben entfernt oder zurückgesetzt werden, um die Fins 200 und 202 sowie die Säule 204 zu bilden. Die Fins 200 und 202 können eine nicht beschränkende Höhe in einem Bereich von 20 nm bis 150 nm aufweisen. Die Fins 200 und 202 können eine Breite in einem Bereich von 5 nm bis 100 nm aufweisen. Die Säule 204 kann die gleiche Höhe wie die Fins 200 und 202 aufweisen und kann eine Breite in einem Bereich von 5 nm bis über einem Mikrometer aufweisen. Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Breite der Säule 204 viel größer als die Breite der Fins 200 und 202 (z.B. mehr als doppelt so groß). Auf diese Weise ist es möglich, dass sich die Implantation des unteren dotierten Bereichs 500 vollständig unter den Fins 200 und 202, jedoch lediglich zum Teil unter der Säule 204 erstreckt (wie in 5 dargestellt).
  • Die Fins 200 und 202 sowie die Säule 204 können durch eine (nicht dargestellte) Isolation mit flachen Gräben von anderen Bereichen des Substrats 104 elektrisch isoliert sein. Die Isolation mit flachen Gräben kann aus irgendeinem geeigneten dielektrischen Material bestehen, wie zum Beispiel aus einem Siliciumoxid.
  • 3 stellt eine Querschnittsansicht der Struktur 100 nach einem Bilden eines Überzugs 300 über dem Substrat 104, den Fins 200 und 202 sowie der Säule 204 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Der Überzug 300 kann aus irgendeinem geeigneten dielektrischen Material bestehen, wie zum Beispiel aus einem Oxid oder einem Siliciumoxid. Der Überzug 300 kann unter Verwendung von CVD, PECD, ALD, PVD, einer Abscheidung aus einer chemischen Lösung oder eines anderen ähnlichen Prozesses konform gebildet werden.
  • 4 stellt eine Querschnittsansicht der Struktur 100 nach einem Entfernen von Teilen des Überzugs 300 zum Freilegen einer Oberfläche des Substrats 104 und der Hartmaske 102 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Der Überzug 300 kann unter Verwendung irgendeines geeigneten Prozesses entfernt werden, wie zum Beispiel unter Verwendung eines Nassätzprozesses, eines Trockenätzprozesses oder einer Kombination derselben. Bei einigen Ausführungsformen der vorliegenden Erfindung wird der Überzug 300 selektiv in Bezug auf die Hartmaske 102 und/oder das Substrat 104 entfernt. Nach einem Zurückätzen des Überzugs verbleiben Teile des Überzugs 300 auf Seitenwänden der Fins 200 und 202 sowie auf Seitenwänden der Säule 204.
  • 5 stellt eine Querschnittsansicht der Struktur 100 nach einem Dotieren eines Teils des Substrats 104 über dem PTS 106 zur Bildung eines unteren dotierten Bereichs 500 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Der untere dotierte Bereich 500 kann zum Beispiel unter Verwendung von Diffusion und/oder Ionenimplantation gebildet werden. Der untere dotierte Bereich 500 stellt einen leitfähigen Pfad zwischen den Fins 200 und 202 und der Säule 204 während eines aktiven Zustands oder EIN-Zustands bereit (wie in 16 dargestellt). Wie zuvor hierin erörtert, kann die Breite der Säule 204 viel größer als die Breite der Fins 200 und 202 sein (z.B. mehr als doppelt so groß). Infolgedessen ist es möglich, dass sich der untere dotierte Bereich 500 vollständig unter den Fins 200 und 202, jedoch lediglich zum Teil unter der Säule 204 erstreckt. Auf diese Weise wird ein blockierender Bereich 502 unter der Säule 204 gebildet. Der PTS 106 dient während dieses Prozesses als eine Implantationsbarriere, um die Implantationstiefe des unteren dotierten Bereichs 500 zu begrenzen. In einer ähnlichen Weise verhindern die verbliebenen Teile des Überzugs 300, dass der Implantationsprozess die Fins 200 und 202 sowie die Säule 204 dotiert.
  • Der untere dotierte Bereich 500 kann während der Abscheidung dotiert werden (Dotierung in-situ) oder kann im Anschluss an die Epitaxie in Abhängigkeit vom Typ des Transistors durch Hinzufügen von Dotierstoffen des n-Typs (z.B. As, P, Sb) oder von Dotierstoffen des p-Typs (z.B. Ga, B, In, BF2, AI) dotiert werden (d.h. durch Hinzufügen von Dotierstoffen des n-Typs für einen nFET und von Dotierstoffen des p-Typs für einen pFET). Die Dotierstoffkonzentration in dem unteren dotierten Bereich 500 kann in einem Bereich von 1 × 1019 cm-3 bis 2 × 1021 cm-3 oder zwischen 1 × 1020 cm-3 und 1 × 1021 cm-3 liegen.
  • 6 stellt eine Querschnittsansicht der Struktur 100 nach einem Entfernen des Überzugs 300 und einem Bilden eines unteren Abstandshalters 600 über dem unteren dotierten Bereich 500 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Der Überzug 300 kann unter Verwendung bekannter Prozesse entfernt werden, wie zum Beispiel unter Verwendung eines Nassätzprozesses, eines Trockenätzprozesses oder einer Kombination derselben. Bei einigen Ausführungsformen der vorliegenden Erfindung wird der Überzug 300 unter Verwendung von RIE selektiv in Bezug auf die Hartmaske 102 entfernt.
  • Der untere Abstandshalter 600 kann ein dielektrisches Material beinhalten, wie zum Beispiel SiN, SiC, SiOC, SiCN, BN, SiBN, SiBCN, SiOCN, SiOxNy und Kombinationen derselben. Bei dem dielektrischen Material kann es sich um ein Material mit einem niedrigen k handeln, das eine Dielektrizitätskonstante von niedriger als etwa 7, niedriger als etwa 5 oder sogar niedriger als etwa 2,5 aufweist. Der untere Abstandshalter 600 kann unter Verwendung bekannter Abscheidungsprozesse gebildet werden, wie zum Beispiel unter Verwendung von CVD, PECVD, ALD, PVD, einer Abscheidung aus einer chemischen Lösung oder anderer ähnlicher Prozesse. Bei einigen Ausführungsformen der vorliegenden Erfindung wird der untere Abstandshalter 600 gebildet, indem ein gerichteter Abscheidungsprozess durchgeführt wird, wie zum Beispiel ein Gas-Cluster-lonenstrahl(GCIB)-Prozess. Bei dem GCIB-Prozess handelt es sich um einen Abscheidungsprozess, der von seiner Natur her in hohem Maße gerichtet sein kann. Der gerichtete Abscheidungsprozess kann zum Beispiel in der Abscheidung eines dielektrischen Materials auf den horizontal ausgerichteten Oberflächen der Einheit resultieren, wie beispielsweise auf einer Oberfläche des unteren dotierten Bereichs 500, während eine Abscheidung irgendeiner wesentlichen Menge des dielektrischen Materials auf den vertikal ausgerichteten Oberflächen der Einheit vermieden wird, wie beispielsweise auf Seitenwänden der Fins 200 und 202.
  • 7 stellt eine Querschnittsansicht der Struktur 100 nach einem Bilden einer Planarisierungsschicht 700, einer Hartmaske 702 sowie eines strukturierten Photoresists 704 über dem unteren Abstandshalter 600, den Fins 200 und 202 sowie der Säule 204 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Bei einigen Ausführungsformen der vorliegenden Erfindung handelt es sich bei der Planarisierungsschicht 700 um eine organische Planarisierungsschicht (OPL). Die Hartmaske 702 (die auch als eine Gedächtnis-Schicht bekannt ist) kann aus irgendeinem geeigneten Photomasken-Material bestehen, wie zum Beispiel aus SiARC, TiARC, SiO2, SiN oder anderen Materialien, das oder die eine Ätzselektivität in Bezug auf die Hartmaske 102 bereitstellt oder bereitstellen.
  • 8 stellt eine Querschnittsansicht der Struktur 100 nach einem Freilegen einer Oberfläche der Hartmaske 102 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Die Hartmaske 102 kann durch Entfernen von Teilen der Planarisierungsschicht 700 und der Hartmaske 702 zum Beispiel unter Verwendung eines Nassätzprozesses, eines Trockenätzprozesses oder einer Kombination derselben freigelegt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird eine Struktur von dem strukturierten Photoresist 704 in die Hartmaske 702 transferiert. Die strukturierte Hartmaske 702 kann dann als eine Ätzmaske verwendet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird ein RIE-Prozess, der selektiv in Bezug auf die Hartmaske 102 und/oder die Säule 204 ist, zum Freilegen der Hartmaske 102 verwendet. Bei einigen Ausführungsformen der vorliegenden Erfindung legt der RIE-Prozess außerdem Seitenwände der Säule 204 frei. Verbliebene Teile der strukturierten Hartmaske 702 und/oder der Planarisierungsschicht 700 stellen eine Isolation gegenüber Nicht-Säulenbereichen während der nachfolgenden Zurücksetzung und Implantation der Säule 204 bereit (wie in 9 dargestellt).
  • 9 stellt eine Querschnittsansicht der Struktur 100 nach einem Zurücksetzen der Säule 204 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die auf der Säule 204 ausgebildete Hartmaske 102 vor einem Zurücksetzen der Säule 204 entfernt. Die Säule 204 wird unter eine obere Oberfläche der Fins 200 und 202 zurückgesetzt. Zum Beispiel kann die Säule 204 etwa 5 nm bis etwa 10 nm unter eine Oberfläche der Fins 200 und 202 zurückgesetzt werden, wenngleich auch andere Zurücksetztiefen innerhalb des ins Auge gefassten Umfangs der Erfindung liegen. Auf diese Weise wird ein Teil des leitfähigen Gates 1100 (wie in 11 dargestellt) zwischen der Säule 204 und dem Gate-Kontakt 1504 (wie in 15 dargestellt) gebildet.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung werden die Säule 204 und der blockierende Bereich 502 vor oder nach einem Zurücksetzen der Säule zum Beispiel unter Verwendung von Diffusion und/oder Ionenimplantation dotiert. Die Säule 204 und der blockierende Bereich 502 können während der Abscheidung dotiert werden (Dotierung in-situ) oder im Anschluss an die Epitaxie in Abhängigkeit von dem Dotiertyp des unteren dotierten Bereichs 500 durch Hinzufügen von komplementären Dotierstoffen des n-Typs (z.B. As, P, Sb) oder komplementären Dotierstoffen des p-Typs (z.B. Ga, B, In, BF2, AI) dotiert werden (d.h. durch Hinzufügen von Dotierstoffen des p-Typs für einen nFET und von Dotierstoffen des n-Typs für einen pFET). Die Dotierstoffkonzentration in der Säule 204 und dem blockierenden Bereich 502 kann in einem Bereich von 1 × 1016 cm-3 bis 1 × 1018 cm-3 liegen.
  • 10 stellt eine Querschnittsansicht der Struktur 100 nach einem Entfernen der Planarisierungsschicht 700 und der Hartmaske 702 und einem Abscheiden einer Oxidschicht 1000 (auf die auch als ein Gate-Dielektrikum Bezug genommen wird) während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Die Oxidschicht 1000 kann unter Verwendung von CVD, PECVD, ALD, PVD, einer Abscheidung aus einer chemischen Lösung oder anderer ähnlicher Prozesse konform gebildet werden. Das dicke Oxid 1000 kann aus irgendeinem geeigneten Material bestehen, wie zum Beispiel einem Siliciumoxid.
  • Die Oxidschicht 1000 wird zwischen dem leitfähigen Gate 1100 (wie in 11 dargestellt) und den Fins 200 und 202 sowie der Säule 204 gebildet. Die Oxidschicht 1000 kann mit einer Dicke von etwa 1 nm bis etwa 20 nm gebildet werden, wenngleich auch andere Dicken innerhalb des ins Auge gefassten Umfangs der Erfindung liegen. Bei einigen Ausführungsformen der vorliegenden Erfindung handelt es sich bei der Oxidschicht 1000 um eine dicke Oxidschicht mit einer Dicke von mehr als etwa 10 nm, die zur Verwendung in einer Einheit mit hoher Spannung mit einer positiven Versorgungsspannung von mehr als etwa 1,5 Volt geeignet ist. Einheiten mit einem dicken Oxid weisen aufgrund der dicken Oxidschicht eine höhere Kapazität und eine geringere Bandbreite als Einheiten mit einem dünnen Oxid auf und werden bei Anwendungen eingesetzt, bei denen die Einwirkung einer hohen Spannung eine Schädigung der Einheit verursachen kann.
  • 11 stellt eine Querschnittsansicht der Struktur 100 nach einem Bilden eines leitfähigen Gates 1100 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Bei dem leitfähigen Gate 1100 handelt es sich um ein gemeinsam genutztes Gate, das unter Verwendung bekannter VFET-Prozesse über Kanalbereichen der beiden Fins 200 und 202 sowie über der Säule 204 gebildet wird. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das leitfähige Gate 1100 über eine Oberfläche der Hartmaske 102 hinaus eingebracht und dann zum Beispiel unter Verwendung von CMP bis zu einer Oberfläche der Hartmaske 102 planarisiert.
  • Bei dem leitfähigen Gate 1100 kann es sich um ein Metall-Gate mit einem hohen k (HKMG) handeln, und es kann zum Beispiel eine dielektrische Schicht mit einem hohen k oder mehrere derselben (nicht dargestellt) sowie ein Austrittsarbeitsmetall (WFM, nicht dargestellt) oder mehrere derselben beinhalten. Die eine dielektrische Schicht oder die mehreren dielektrischen Schichten mit einem hohen k können aus einem dielektrischen Material mit einer Dielektrizitätskonstanten bestehen, die höher als zum Beispiel 3,9, 7,0 oder 10,0 ist. Nicht beschränkende Beispiele geeigneter Materialien für die dielektrischen Schichten mit einem hohen k beinhalten Oxide, Nitride, Oxynitride, Silicate (z.B. Metallsilicate), Aluminate, Titanate, Nitride oder irgendeine Kombination derselben. Beispiele für Materialien mit einem hohen k mit einer Dielektrizitätskonstanten, die höher als 7,0 ist, beinhalten, sind jedoch nicht beschränkt auf, Metalloxide, wie beispielsweise Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxynitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Zirconiumsiliciumoxynitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat. Die dielektrischen Schichten mit einem hohen k können des Weiteren Dotierstoffe beinhalten, wie zum Beispiel Lanthan und Aluminium. Die dielektrischen Schichten mit einem hohen k können mittels geeigneter Abscheidungsprozesse gebildet werden, wie zum Beispiel mittels CVD, PECVD, atomarer Schichtabscheidung (ALD), Aufdampfung, physikalischer Gasphasenabscheidung (PVD), einer Abscheidung aus einer chemischen Lösung oder anderer ähnlicher Prozesse. Die Dicke der dielektrischen Schichten mit einem hohen k kann in Abhängigkeit von dem Abscheidungsprozess ebenso wie der Zusammensetzung und der Anzahl von verwendeten dielektrischen Materialien mit einem hohen k variieren. Die dielektrischen Schichten mit einem hohen k können eine Dicke in einem Bereich von etwa 0,5 nm bis etwa 20 nm aufweisen.
  • Das WFM kann über den dielektrischen Schichten mit einem hohen k abgeschieden werden. Der Typ des Austrittsarbeitsmetalls ist von dem Typ des Transistors abhängig und kann für nFET- und pFET-Einheiten unterschiedlich sein. Austrittsarbeitsmetalle vom p-Typ beinhalten Zusammensetzungen wie beispielsweise Ruthenium, Palladium, Platin, Cobalt, Nickel und leitfähige Metalloxide oder irgendeine Kombination derselben. Austrittsarbeitsmetalle vom n-Typ beinhalten Zusammensetzungen wie beispielsweise Hafnium, Zirconium, Titan, Tantal, Aluminium, Metallcarbide (z.B. Hafniumcarbid, Zirconiumcarbid, Titancarbid und Aluminiumcarbid), Aluminide oder irgendeine Kombination derselben. Das WFM kann mittels eines geeigneten Abscheidungsprozesses abgeschieden werden, wie zum Beispiel mittels CVD, PECVD, PVD, mittels Plattierens, thermischer Aufdampfung oder Elektronenstrahl-Aufdampfung sowie mittels Sputterns.
  • Das Bulk-Material (das Gate-Leitermaterial) für das leitfähige Gate 1100 kann über den dielektrischen Schichten mit einem hohen k und dem WFM abgeschieden werden, um ein HKMG zu bilden. Nicht beschränkende Beispiel für geeignete leitfähige Materialien beinhalten Aluminium (AI), Platin (Pt), Gold (Au), Wolfram (W), Titan (Ti) oder irgendeine Kombination derselben. Das Gate-Leitermaterial kann mittels eines geeigneten Abscheidungsprozesses abgeschieden werden, wie zum Beispiel mittels CVD, PECVD, PVD, mittels Plattierens, thermischer Aufdampfung oder Elektronenstrahl-Aufdampfung sowie mittels Sputterns.
  • 12 stellt eine Querschnittsansicht der Struktur 100 nach einem Entfernen der Hartmaske 102, einem Zurücksetzen des leitfähigen Gates 1100 und einem Bilden eines oberen Abstandshalters 1200 über dem zurückgesetzten leitfähigen Gate 1100 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Die Hartmaske 102 kann unter Verwendung bekannter Hartmasken-Öffnungsprozesse entfernt werden, wie zum Beispiel unter Verwendung eines Nassätzprozesses, eines Trockenätzprozesses oder einer Kombination derselben. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das leitfähige Gate 1100 so zurückgesetzt, dass es unterhalb einer Oberfläche der Fins 200 und 202, jedoch oberhalb einer Oberfläche der Säule 204 liegt. Das leitfähige Gate 1100 kann unter Verwendung irgendeines geeigneten Prozesses zurückgesetzt werden, wie zum Beispiel unter Verwendung eines Nassätzprozesses, eines Trockenätzprozesses oder einer Kombination derselben. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das leitfähige Gate 1100 selektiv in Bezug auf die Fins 200 und 202 geätzt.
  • Der obere Abstandshalter 1200 kann ein dielektrisches Material beinhalten, wie zum Beispiel SiN, SiC, SiOC, SiCN, BN, SiBN, SiBCN, SiOCN, SiOxNy sowie Kombinationen derselben. Bei dem dielektrischen Material kann es sich um ein Material mit einem niedrigen k handeln, das eine Dielektrizitätskonstante von niedriger als etwa 7, niedriger als etwa 5 oder sogar niedriger als etwa 2,5 aufweist. Der obere Abstandshalter 1200 kann unter Verwendung bekannter Abscheidungsprozesse gebildet werden, wie zum Beispiel unter Verwendung von CVD, PECVD, ALD, PVD, einer Abscheidung aus einer chemischen Lösung oder anderer ähnlicher Prozesse. Bei einigen Ausführungsformen der vorliegenden Erfindung wird der obere Abstandshalter 1200 in einer ähnlichen Weise wie der untere Abstandshalter 600 gebildet, indem ein gerichteter Abscheidungsprozess durchgeführt wird, wie zum Beispiel ein Gas-Cluster-lonenstrahl(GCIB)-Prozess.
  • 13 stellt eine Querschnittsansicht der Struktur 100 nach einem Bilden eines Source-Bereichs 1300 auf dem Fin 200 und eines Drain-Bereichs 1302 auf dem Fin 202 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Die Source-/Drain-Bereiche 1300 und 1302 können mittels eines selektiven epitaxialen Aufwachsens über freiliegenden Oberflächen der Fins 200 und 202 gebildet werden. Die Source-/Drain-Bereiche 1300 und 1302 können epitaxiale Halbleitermaterialien beinhalten, die aus gasförmigen oder flüssigen Ausgangsstoffen aufgewachsen werden. Zum Beispiel können epitaxiale Halbleitermaterialien unter Verwendung von Gasphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE) oder anderer geeigneter Prozesse aufgewachsen werden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Gasquelle für die Abscheidung eines epitaxialen Halbleitermaterials eine Silicium enthaltende Gasquelle, eine Germanium enthaltende Gasquelle oder eine Kombination derselben. Eine epitaxiale Si-Schicht kann zum Beispiel aus einer Silicium-Gasquelle abgeschieden werden, die aus der Gruppe ausgewählt ist, die besteht aus: Silan, Disilan, Trisilan, Tetrasilan, Hexachlordisilan, Tetrachlorsilan, Dichlorsilan, Trichlorsilan, Methylsilan, Dimethylsilan, Ethylsilan, Methyldisilan, Dimethyldisilan, Hexamethyldisilan sowie Kombinationen derselben. Eine epitaxiale Germanium-Schicht kann aus einer Germanium-Gasquelle abgeschieden werden, die aus der Gruppe ausgewählt ist, die besteht aus: German, Digerman, Halogerman, Dichlorgerman, Trichlorgerman, Tetrachlorgerman sowie Kombinationen derselben. Eine epitaxiale Schicht aus einer Siliciumgermanium-Legierung kann unter Verwendung einer Kombination derartiger Gasquellen gebildet werden. Es können Trägergase wie Wasserstoff, Stickstoff, Helium und Argon verwendet werden.
  • Epitaxiales Silicium, Siliciumgermanium und/oder mit Kohlenstoff dotiertes Silicium (Si:C) können während der Abscheidung dotiert werden (Dotierung in-situ) oder können im Anschluss an die Epitaxie in Abhängigkeit von dem Typ des Transistors durch Hinzufügen von Dotierstoffen des n-Typs (z.B. As, P, Sb) oder von Dotierstoffen des p-Typs (z.B. Ga, B, BF2, AI) dotiert werden (d.h. durch Hinzufügen von Dotierstoffen des n-Typs für einen nFET und von Dotierstoffen des p-Typs für einen pFET). Die Dotierstoffkonzentration in den Source-/Drain-Bereichen 1300 und 1302 kann in einem Bereich von 1 × 1019 cm-3 bis 2 × 1021 cm-3 oder zwischen 1 × 1020 cm-3 und 1 × 1021cm-3 liegen.
  • 14 stellt eine Querschnittsansicht der Struktur 100 nach einem Bilden eines Überzugs 1400 über dem oberen Abstandshalter 1200 und den Source-/Drain-Bereichen 1300 und 1302 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Der Überzug 1400 kann ein dielektrisches Material beinhalten, wie zum Beispiel SiN, SiC, SiOC, SiCN, BN, SiBN, SiBCN, SiOCN, SiOxNy sowie Kombinationen derselben. Der Überzug 1400 kann unter Verwendung bekannter Abscheidungsprozesse gebildet werden, wie zum Beispiel unter Verwendung von CVD, PECVD, ALD, PVD, einer Abscheidung aus einer chemischen Lösung oder anderer ähnlicher Prozesse. Über dem Überzug 1400 ist ein Zwischenschicht-Dielektrikum (ILD) 1402 ausgebildet. Das ILD 1402 kann aus irgendeinem geeigneten dielektrischen Material bestehen, wie zum Beispiel aus einem Siliciumoxid, und kann unter Verwendung irgendeines geeigneten Prozesses gebildet werden.
  • 15 stellt eine Querschnittsansicht der Struktur 100 nach einem Bilden eines Source-Kontakts 1500, eines Drain-Kontakts 1502 sowie eines Gate-Kontakts 1504 (die insgesamt als die „Kontakte“ bezeichnet werden) während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Die Kontakte 1500, 1502 und 1504 werden unter Verwendung bekannter Metallisierungstechniken in einem ohmschen Kontakt mit dem Source-Bereich 1300, dem Drain-Bereich 1302 beziehungsweise dem leitfähigen Gate 1100 gebildet. Wenngleich in dieser Querschnittsansicht nicht gezeigt, versteht es sich, dass der Gate-Kontakt 1504 mit sämtlichen Teilen des leitfähigen Gates 1100 elektrisch gekoppelt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das ILD 1402 erweitert und dann mit (nicht dargestellten) offenen Gräben strukturiert. Die Kontakte 1500, 1502 und 1504 werden dann in die Gräben abgeschieden. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst ein Strukturieren der offenen Gräben ein Entfernen von Teilen des Überzugs 1400 und des oberen Abstandshalters 1200. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die Gräben mit den Kontakten 1500, 1502 und 1504 überfüllt, so dass Überladungen über einer Oberfläche des ILD 1402 gebildet werden. Für ein Entfernen der Überladungen kann CMP verwendet werden.
  • Die Kontakte 1500, 1502 und 1504 können aus irgendeinem geeigneten leitenden Material bestehen, wie zum Beispiel aus einem Metall (z.B. Wolfram, Titan, Tantal, Ruthenium, Zirconium, Cobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold), einem leitenden metallischen Verbindungsmaterial (z.B. Tantalnitrid, Titannitrid, Tantalcarbid, Titancarbid, Titanaluminiumcarbid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Cobaltsilicid, Nickelsilicid), Kohlenstoff-Nanoröhren, leitfähigem Kohlenstoff, Graphen oder irgendeiner geeigneten Kombination dieser Materialien. Das leitfähige Material kann des Weiteren Dotierstoffe beinhalten, die während oder nach der Abscheidung eingebaut werden. Bei einigen Ausführungsformen der vorliegenden Erfindung können die Kontakte 1500, 1502 und 1504 aus Kupfer oder Wolfram bestehen und können einen (nicht dargestellten) Überzug aus einem Barrierenmetall beinhalten. Der Überzug aus einem Barrierenmetall verhindert, dass Kupfer oder Wolfram in die umgebenden Materialien hinein diffundieren oder diese dotieren, was deren Eigenschaften verschlechtern kann. Silicium bildet zum Beispiel bei einer Dotierung mit Kupfer Einfangstellen auf tiefen Niveaus. Ein idealer Überzug aus einem Barrierenmetall muss das Diffusionsvermögen des Bulk-Metalls ausreichend begrenzen, um den Leiter gegenüber den umgebenden Materialien chemisch zu isolieren, und sollte eine hohe elektrische Leitfähigkeit aufweisen, wie zum Beispiel Tantal, Tantalnitrid, Titan, Titannitrid, Cobalt, Ruthenium, Mangan oder Titancarbid.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung beinhalten die Kontakte 1500, 1502 und 1504 ein Metall (z.B. Titan), das mit Halbleitermaterialien (z.B. den Source- und Drain-Bereichen 1300 und 1302) reagiert und eine (nicht dargestellte) Silicidschicht zwischen den Source- und Drain-Bereichen 1300 und 1302 und den Kontakten 1300 und 1302 bildet. Da die Silicidschicht nur an der Grenzfläche zwischen den Kontakten und den oberen S/D-Bereichen der Silicidschicht gebildet wird, lässt sich sagen, dass die Silicidschicht selbstjustiert zu den oberen S/D-Bereichen ist (auf ein selbst-justiertes Silicid wird auch als ein Salicid Bezug genommen).
  • 16 stellt eine Querschnittsansicht der Struktur 100 mit einem extrem langen Strompfad 1600 (der auch als ein elektrischer Pfad oder ein Kanalpfad bekannt ist) während eines EIN-Zustands gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Der Strompfad 1600 beginnt bei dem Source-Bereich 1300, verläuft entlang einer Oberfläche der Säule 204 und endet bei dem Drain-Bereich 1302. Wie zuvor hierin erörtert, stellt die Oberfläche der Säule 204 eine vergrößerte Kanallänge zwischen den Source- und Drain-Bereichen 1300 und 1302 bereit, wenn das leitfähige Gate 1100 aktiv ist. Auf diese Weise wird ein extrem langer Kanal bereitgestellt, der eine Kanallänge aufweist, die mehr als doppelt so lang wie der einzelne Kanal für jeden Fin 200 oder 202 ist. Vorteilhafterweise erfordert der extrem lange Kanal keine Vergrößerung der Gesamthöhe des Kanalbereichs der Fins 200 und 202 oder eine Vergrößerung der Höhe des leitfähigen Gates 1100.
  • 17 stellt ein Flussdiagramm 1700 dar, das ein Verfahren zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung zeigt. Wie in Block 1702 gezeigt, wird ein Paar von Halbleiter-Fins auf einem Substrat gebildet. Die Halbleiter-Fins können in einer ähnlichen Weise wie die in 2 dargestellten Fins 200 und 202 gemäß einer Ausführungsform oder mehreren Ausführungsformen gebildet werden.
  • Wie in Block 1704 gezeigt, wird eine Halbleitersäule zwischen den Halbleiter-Fins auf dem Substrat gebildet. Die Halbleitersäule kann in einer ähnlichen Weise wie die in 2 dargestellte Säule 204 gemäß einer Ausführungsform oder mehreren Ausführungsformen gebildet werden.
  • Wie in Block 1706 gezeigt, wird ein unterer dotierter Bereich gebildet, der sich vollständig unter den Halbleiter-Fins erstreckt und sich zum Teil unter der Halbleitersäule erstreckt. Der untere dotierte Bereich kann in einer ähnlichen Weise wie der in 5 dargestellte untere dotierte Bereich 500 gemäß einer Ausführungsform oder mehreren Ausführungsformen gebildet werden. Der untere dotierte Bereich stellt einen leitfähigen Pfad zwischen den Halbleiter-Fins und der Halbleitersäule bereit.
  • Wie in Block 1708 gezeigt, wird ein leitfähiges Gate über einem Kanalbereich der Halbleiter-Fins und der Halbleitersäule gebildet. Das leitfähige Gate kann in einer ähnlichen Weise wie das in 11 dargestellte leitfähige Gate 1100 gemäß einer Ausführungsform oder mehreren Ausführungsformen gebildet werden. Eine Oberfläche der Halbleitersäule dient als ein erweiterter Kanalbereich, wenn das Gate aktiv ist.
  • Hierin sind verschiedene Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die zugehörigen Zeichnungen beschrieben. Es können alternative Ausführungsformen konzipiert werden, ohne von dem Umfang dieser Erfindung abzuweichen. Wenngleich in der folgenden Beschreibung und in den Zeichnungen verschiedene Verbindungen und positionelle Beziehungen (z.B. über, unter, benachbart etc.) zwischen Elementen dargelegt sind, ist für einen Fachmann ersichtlich, dass viele der hier beschriebenen positionellen Beziehungen unabhängig von einer Orientierung sind, wenn die beschriebene Funktionsweise aufrechterhalten wird, auch wenn die Orientierung geändert wird. Diese Verbindungen und/oder positionellen Beziehungen können, wenn nicht anders spezifiziert, direkt oder indirekt sein, und die vorliegende Erfindung soll in dieser Hinsicht nicht beschränkend sein. In einer ähnlichen Weise beschreiben der Begriff „gekoppelt“ und Variationen desselben, dass ein Verbindungspfad zwischen zwei Elementen vorliegt, und es wird keine direkte Verbindung zwischen den Elementen ohne dazwischenliegende Elemente/Verbindungen zwischen diesen impliziert. Sämtliche dieser Variationen werden als ein Teil der Beschreibung betrachtet. Dementsprechend kann sich ein Koppeln von Einheiten entweder auf ein direktes Koppeln oder ein indirektes Koppeln beziehen, und eine positionelle Beziehung zwischen Einheiten kann eine direkte oder eine indirekte positionelle Beziehung sein. Als ein Beispiel für eine indirekte positionelle Beziehung beinhalten Bezugnahmen in der vorliegenden Beschreibung auf ein Bilden einer Schicht „A“ über einer Schicht „B“ Situationen, bei denen sich eine zwischenliegende Schicht oder mehrere zwischenliegende Schichten (z.B. eine Schicht „C“) zwischen der Schicht „A“ und der Schicht „B“ befindet oder befinden, solange die relevanten Eigenschaften und Funktionsweisen der Schicht „A“ und der Schicht „B“ durch die dazwischenliegende(n) Schicht(en) nicht wesentlich verändert werden.
  • Für die Interpretation der Ansprüche und der Beschreibung sind die folgenden Definitionen und Abkürzungen zu verwenden. Wie hierin verwendet, sollen die Begriffe „weist auf“, „aufweisend“, „beinhaltet“, „beinhaltend“, „weist auf“, „aufweisend“, „enthält“ oder „enthaltend“ oder irgendeine andere Variation derselben eine nicht-ausschließende Inklusion abdecken. Zum Beispiel ist eine Zusammensetzung, ein Gemisch, ein Prozess, ein Verfahren, ein Gegenstand oder eine Vorrichtung, die eine Liste von Elementen aufweist, nicht zwangsläufig auf lediglich jene Elemente beschränkt, sondern kann weitere Elemente beinhalten, die nicht ausdrücklich aufgelistet sind oder die in Bezug auf eine derartige Zusammensetzung, ein derartiges Gemisch, einen derartigen Prozess, ein derartiges Verfahren, einen derartigen Gegenstand oder eine derartige Vorrichtung inhärent sind.
  • Darüber hinaus ist der Begriff „exemplarisch“ hierin so verwendet, dass damit gemeint ist, dass etwas „als ein Beispiel, ein Fall oder eine Darstellung dient“. Irgendeine Ausführungsform oder Auslegung, die hierin als „exemplarisch“ beschrieben ist, ist nicht zwangsläufig als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Auslegungen aufzufassen. Die Begriffe „zumindest einer/eine/eines“ und „einer/eine/eines oder mehrere“ sind so zu verstehen, dass sie irgendeine ganze Zahl größer als oder gleich eins umfassen, d.h. eins, zwei, drei, vier etc. Der Begriff „eine Mehrzahl“ ist so zu verstehen, dass er irgendeine ganze Zahl größer als oder gleich zwei umfasst, d.h. zwei, drei, vier, fünf etc. Der Begriff „Verbindung“ kann eine indirekte „Verbindung“ oder eine direkte „Verbindung“ umfassen.
  • Bezugnahmen in der Beschreibung auf „die eine Ausführungsform“, „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ etc. zeigen an, dass die beschriebene Ausführungsform ein spezielles Merkmal, eine spezielle Struktur oder eine spezielle Eigenschaft beinhalten kann, dass es jedoch möglich ist, dass jede Ausführungsform das spezielle Merkmal, die spezielle Struktur oder die spezielle Eigenschaft beinhaltet oder nicht beinhaltet. Darüber hinaus beziehen sich derartige Formulierungen nicht zwangsläufig auf die gleiche Ausführungsform. Wenn des Weiteren ein spezielles Merkmal, eine spezielle Struktur oder eine spezielle Eigenschaft in Verbindung mit einer Ausführungsform beschrieben ist, wird übermittelt, dass es innerhalb der Kenntnis eines Fachmanns liegt, ein derartiges Merkmal, eine derartige Struktur oder eine derartige Eigenschaft in Verbindung mit anderen Ausführungsformen zu verändern, ob dies explizit beschrieben ist oder nicht.
  • Zum Zweck der Beschreibung sollen sich im Folgenden die Begriffe „oberer/obere/oberes“, „unterer/untere/unteres“, „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“ sowie Ableitungen derselben auf die beschriebenen Strukturen und Verfahren beziehen, wie sie in den Zeichnungsabbildungen orientiert sind. Mit den Begriffen „darüberliegend“, „über“, „auf der Oberseite“, „positioniert auf“ oder „positioniert über“ ist gemeint, dass ein erstes Element, wie beispielsweise eine erste Struktur, auf einem zweiten Element, wie beispielsweise einer zweiten Struktur, vorhanden ist, wobei zwischenliegende Elemente, wie beispielsweise eine Grenzflächenstruktur, zwischen dem ersten Element und dem zweiten Element vorhanden sein können. Mit dem Begriff „direkter Kontakt“ ist gemeint, dass ein erstes Element, wie beispielsweise eine erste Struktur, und ein zweites Element, wie beispielsweise eine zweite Struktur, an der Grenzfläche der zwei Elemente ohne irgendwelche dazwischenliegenden leitenden, isolierenden oder halbleitenden Schichten verbunden sind.
  • Die Begriffe „etwa“, „im Wesentlichen“, „ungefähr“ sowie Variationen derselben sollen den Fehlergrad, der mit einer Messung der speziellen Größe verknüpft ist, auf der Grundlage der Geräte beinhalten, die zum Zeitpunkt der Einreichung der Anmeldung zur Verfügung standen. Zum Beispiel kann „etwa“ einen Bereich von ± 8 % oder 5 % oder 2 % eines gegebenen Werts umfassen.
  • Mit der Formulierung „selektiv in Bezug auf“, wie zum Beispiel „ein erstes Element selektiv in Bezug auf ein zweites Element“ ist gemeint, dass das erste Element geätzt werden kann und das zweite Element als ein Ätzstopp wirken kann.
  • Mit dem Begriff „konform“ (z.B. mit einer konformen Schicht) ist gemeint, dass die Dicke der Schicht auf sämtlichen Oberflächen im Wesentlichen die gleiche ist oder dass die Dickenvariation geringer als 15 % der nominellen Dicke der Schicht ist.
  • Mit den Begriffen „epitaxiales Aufwachsen und/oder epitaxiale Abscheidung“ und „epitaxial gebildet und/oder epitaxial aufgewachsen“ ist das Aufwachsen eines Halbleitermaterials (eines kristallinen Materials) auf einer Abscheidungsoberfläche eines anderen Halbleitermaterials (eines anderen kristallinen Materials) gemeint, bei dem das Halbleitermaterial, das aufgewachsen wird, (die kristalline darüberliegende Schicht) im Wesentlichen die gleichen kristallinen Eigenschaften wie das Halbleitermaterial der Abscheidungsoberfläche (des Kristallkeimmaterials) aufweist. Bei einem epitaxialen Abscheidungsprozess können die durch die Quellengase bereitgestellten chemischen Reaktanten so gesteuert werden und können die Systemparameter so vorgegeben werden, dass die Abscheidungsatome die Abscheidungsoberfläche des Halbleitersubstrats mit einer ausreichenden Energie erreichen, so dass sie sich auf der Oberfläche derart umherbewegen, dass sich die Abscheidungsatome in Bezug auf die Kristallanordnung der Atome der Abscheidungsoberfläche selbst ausrichten. Ein epitaxial aufgewachsenes Halbleitermaterial kann im Wesentlichen die gleichen kristallinen Eigenschaften wie die Abscheidungsoberfläche aufweisen, auf der das epitaxial aufwachsende Material gebildet wird. Zum Beispiel kann ein epitaxial aufgewachsenes Halbleitermaterial, das auf einer kristallinen Oberfläche mit einer {100}-Orientierung abgeschieden wird, eine {100}-Orientierung annehmen. Bei einigen Ausführungsformen der Erfindung können epitaxiale Aufwachs- und/oder Abscheidungsprozesse selektiv in Bezug auf eine Bildung auf einer Halbleiteroberfläche sein, und es ist möglich, dass ein Material nicht auf freiliegenden Oberflächen abgeschieden wird, wie beispielsweise Siliciumdioxid- oder Siliciumnitrid-Oberflächen.
  • Wie zuvor hierin angemerkt, ist es möglich, dass der Kürze halber herkömmliche Techniken in Bezug auf die Herstellung von Halbleitereinheiten und integrierten Schaltungen (ICs) im Detail hierin beschrieben sind oder nicht beschrieben sind. Als Hintergrund wird nunmehr jedoch eine allgemeinere Beschreibung der Herstellungsprozesse für Halbleitereinheiten bereitgestellt, die bei einer Realisierung von einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung genutzt werden können. Wenngleich spezifische Herstellungsvorgänge, die bei einer Realisierung von einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung verwendet werden, einzeln bekannt sein können, sind die beschriebenen Kombinationen von Vorgängen und/oder resultierenden Strukturen der vorliegenden Erfindung spezifisch. So nutzt die spezifische Kombination der beschriebenen Vorgänge in Verbindung mit der Herstellung einer Halbleitereinheit gemäß der vorliegenden Erfindung eine Vielzahl von einzeln bekannten physikalischen und chemischen Prozessen, die an einem Halbleitersubstrat (z.B. einem Silicium-Substrat) durchgeführt werden, von denen einige in den unmittelbar folgenden Abschnitten beschrieben sind.
  • Im Allgemeinen fallen die verschiedenen Prozesse, die zur Bildung eines Mikro-Chips verwendet werden, der in eine IC gepackt wird, in vier allgemeine Kategorien, und zwar Schichtabscheidung, Entfernen/Ätzen, Halbleiter-Dotierung und Strukturierung/Lithographie. Bei der Abscheidung handelt es sich um irgendeinen Prozess, bei dem ein Material auf dem Wafer aufwächst, diesen beschichtet oder ein Material auf eine andere Weise auf den Wafer transferiert wird. Zur Verfügung stehende Technologien beinhalten unter anderem physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), elektrochemische Abscheidung (ECD), Molekularstrahlepitaxie (MBE) und in jüngerer Zeit atomare Schichtabscheidung (ALD). Bei einem Entfernen/Ätzen handelt es sich um irgendeinen Prozess, durch den ein Material von dem Wafer entfernt wird. Beispiele beinhalten Ätzprozesse (entweder Nass- oder Trockenätzprozesse), chemisch-mechanische Planarisierung (CMP) und dergleichen. Reaktives lonenätzen (RIE) ist zum Beispiel eine Art eines Trockenätzprozesses, bei dem ein chemisch reaktives Plasma verwendet wird, um ein Material zu entfernen, wie beispielsweise eine maskierte Struktur aus einem Halbleitermaterial, indem das Material einem Beschuss mit Ionen ausgesetzt wird, die Teile des Materials von der dem Beschuss ausgesetzten Oberfläche entfernen. Das Plasma wird üblicherweise durch ein elektromagnetisches Feld unter einem geringen Druck (Vakuum) erzeugt. Bei einer Halbleiterdotierung handelt es sich um die Modifikation von elektrischen Eigenschaften, indem zum Beispiel Source und Drain von Transistoren im Allgemeinen durch Diffusion und/oder durch Ionenimplantation dotiert werden. Diesen Dotierungsprozessen folgt ein Tempern in einem Ofen oder ein schnelles thermisches Tempern (RTA). Das Tempern dient einer Aktivierung der implantierten Dotierstoffe. Schichten sowohl aus Leitern (z.B. Polysilicium, Aluminium, Kupfer etc.) als auch Isolatoren (z.B. aus verschiedenen Formen von Siliciumdioxid, Siliciumnitrid etc.) werden dazu verwendet, Transistoren und ihre Komponenten zu verbinden und zu isolieren. Ein selektives Dotieren verschiedener Bereiche des Halbleitersubstrats ermöglicht eine Änderung der Leitfähigkeit des Substrats beim Anlegen einer Spannung. Indem Strukturen dieser verschiedenen Komponenten erzeugt werden, können Millionen von Transistoren aufgebaut und miteinander verdrahtet werden, um den komplexen Schaltungsaufbau einer modernen mikroelektronischen Einheit zu bilden. Bei der Halbleiter-Lithographie handelt es sich um die Bildung von dreidimensionalen Reliefdarstellungen oder Strukturen auf dem Halbleitersubstrat für einen nachfolgenden Transfer der Struktur auf das Substrat. Bei der Halbleiter-Lithographie werden die Strukturen mittels eines lichtempfindlichen Polymers gebildet, das als ein Photoresist bezeichnet wird. Um die komplexen Strukturen, die einen Transistor ausmachen, und die vielen Drähte zu errichten, welche die Millionen von Transistoren einer Schaltung verbinden, werden Lithographie-Schritte und Schritte für einen Transfer der Ätzstruktur mehrere Male wiederholt. Jede Struktur, die auf den Wafer gedruckt wird, wird in Bezug auf die zuvor gebildeten Strukturen justiert, und nach und nach werden die Leiter, Isolatoren und selektiv dotierten Bereiche gebildet, um die endgültige Einheit zu erzeugen.
  • Das Flussdiagramm und die Blockschaubilder in den Figuren stellen mögliche Realisierungen von Herstellungs- und/oder Betriebsverfahren gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung dar. Verschiedene Funktionen/Vorgänge des Verfahrens sind durch Blöcke in dem Flussdiagramm dargestellt. Bei einigen alternativen Realisierungen können die Funktionen, die in den Blöcken vermerkt sind, in einer anderen Reihenfolge auftreten, als in den Figuren angemerkt. Zwei Blöcke, die aufeinanderfolgend gezeigt sind, können zum Beispiel in Wirklichkeit im Wesentlichen gleichzeitig ausgeführt werden, oder die Blöcke können mitunter in Abhängigkeit von der involvierten Funktionsweise in der umgekehrten Reihenfolge ausgeführt werden.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zu Zwecken der Darstellung präsentiert, sie sollen jedoch nicht erschöpfend oder auf die beschriebenen Ausführungsformen beschränkt sein. Für einen Fachmann sind viele Modifikationen und Variationen ersichtlich, ohne von dem Umfang und dem Inhalt der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber Technologien am besten zu erläutern, die auf dem Markt zu finden sind, oder um es anderen Fachleuten zu ermöglichen, die hierin beschriebenen Ausführungsformen zu verstehen.

Claims (23)

  1. Verfahren zur Herstellung einer Halbleitereinheit, wobei das Verfahren umfasst: Bilden eines Paars von Halbleiter-Fins auf einem Substrat; Bilden einer Halbleitersäule zwischen den Halbleiter-Fins auf dem Substrat; Bilden eines unteren dotierten Bereichs, der sich unter sämtlichen der Halbleiter-Fins und unter einem Teil der Halbleitersäule erstreckt; und Bilden eines leitfähigen Gates über einem Kanalbereich der Halbleiter-Fins und der Halbleitersäule.
  2. Verfahren nach Anspruch 1, das des Weiteren ein Dotieren der Halbleitersäule umfasst.
  3. Verfahren nach einem der vorhergehenden Ansprüche, das des Weiteren ein Bilden einer dicken Oxidschicht zwischen dem leitfähigen Gate und den Halbleiter-Fins sowie der Halbleitersäule umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das des Weiteren ein Zurücksetzen der Halbleitersäule unter eine Oberfläche der Halbleiter-Fins umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das des Weiteren ein Bilden eines unteren Abstandshalters zwischen dem leitfähigen Gate und dem unteren dotierten Bereich umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das des Weiteren ein Bilden eines oberen Abstandshalters auf dem leitfähigen Gate umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das des Weiteren ein Bilden von oberen dotierten Bereichen auf freiliegenden Oberflächen der Halbleiter-Fins umfasst.
  8. Verfahren nach Anspruch 7, das des Weiteren ein Bilden eines leitfähigen Kontakts auf den oberen dotierten Bereichen umfasst.
  9. Verfahren nach Anspruch 8, das des Weiteren ein Bilden eines Gate-Kontakts auf dem leitfähigen Gate und über der Halbleitersäule umfasst.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das des Weiteren umfasst: Bilden eines Source-Bereichs und eines Drain-Bereichs auf freiliegenden Oberflächen der Halbleiter-Fins; und Bilden eines gemeinsam genutzten Gate-Kontakts auf dem leitfähigen Gate und über der Halbleitersäule.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Dicke der Halbleitersäule größer als eine Dicke der Halbleiter-Fins ist.
  12. Verfahren zum Betreiben einer Halbleitereinheit, wobei das Verfahren umfasst: Bereitstellen einer Halbleitereinheit, die Folgendes aufweist: einen ersten Halbleiter-Fin benachbart zu einem zweiten Halbleiter-Fin auf einem Substrat; eine Halbleitersäule, die zwischen dem ersten und dem zweiten Halbleiter-Fin auf dem Substrat ausgebildet ist; ein leitfähiges Gate, das über einem Kanalbereich des ersten und des zweiten Halbleiter-Fin und der Halbleitersäule ausgebildet ist; einen Source-Bereich, der auf einer Oberfläche des ersten Halbleiter-Fin ausgebildet ist; und einen Drain-Bereich, der auf einer Oberfläche des zweiten Halbleiter-Fin ausgebildet ist; und Leiten eines Stroms von dem Source-Bereich durch einen Teil der Halbleitersäule zu dem Drain-Bereich.
  13. Verfahren nach Anspruch 12, wobei die Halbleitersäule unter eine Oberfläche des ersten und des zweiten Halbleiter-Fin zurückgesetzt wird.
  14. Verfahren nach Anspruch 12 oder 13, wobei die Halbleitereinheit des Weiteren einen gemeinsamen Gate-Kontakt aufweist, der auf dem leitfähigen Gate und über der Halbleitersäule ausgebildet ist.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei eine Dicke der Halbleitersäule größer als eine Dicke des ersten und des zweiten Halbleiter-Fin ist.
  16. Halbleitereinheit, die Folgendes aufweist: ein Paar von Halbleiter-Fins, die auf einem Substrat ausgebildet sind; eine Halbleitersäule, die zwischen den Halbleiter-Fins auf dem Substrat ausgebildet ist; einen unteren dotierten Bereich, der sich unter sämtlichen der Halbleiter-Fins und unter einem Teil der Halbleitersäule erstreckt; und ein leitfähiges Gate, das über einem Kanalbereich der Halbleiter-Fins und der Halbleitersäule ausgebildet ist.
  17. Halbleitereinheit nach Anspruch 16, die des Weiteren eine dicke Oxidschicht aufweist, die zwischen dem leitfähigen Gate und den Halbleiter-Fins ausgebildet ist.
  18. Halbleitereinheit nach Anspruch 16 oder 17, wobei die Halbleitersäule unter eine Oberfläche der Halbleiter-Fins zurückgesetzt ist.
  19. Halbleitereinheit nach einem der Ansprüche 16 bis 18, die des Weiteren einen unteren Abstandshalter zwischen dem leitfähigen Gate und dem unteren dotierten Bereich aufweist.
  20. Halbleitereinheit nach einem der Ansprüche 16 bis 19, die des Weiteren einen oberen Abstandshalter auf dem leitfähigen Gate aufweist.
  21. Halbleitereinheit nach einem der Ansprüche 16 bis 20, die des Weiteren Folgendes aufweist: einen Source-Bereich, der auf einer Oberfläche des ersten Halbleiter-Fin ausgebildet ist; und einen Drain-Bereich, der auf einer Oberfläche des zweiten Halbleiter-Fin ausgebildet ist, wobei das Paar von Halbleiter-Fins einen ersten Halbleiter-Fin und einen zweiten Halbleiter-Fin aufweist, wobei der zweite Halbleiter-Fin benachbart zu dem ersten Halbleiter-Fin ist.
  22. Halbleitereinheit nach einem der Ansprüche 17 bis 21, wobei die dicke Oxidschicht außerdem zwischen dem leitfähigen Gate und der Halbleitersäule ausgebildet ist.
  23. Halbleitereinheit nach einem der Ansprüche 16 bis 22, wobei eine Dicke der Halbleitersäule größer als eine Dicke der Halbleiter-Fins ist.
DE112018001590.4T 2017-05-23 2018-05-10 Halbleitereinheit mit einem extrem langen Kanal innerhalb einer VFET-Bauart sowie Verfahren zu ihrer Herstellung und Betrieb Active DE112018001590B4 (de)

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US15/602,884 2017-05-23
US15/602,884 US10573745B2 (en) 2017-05-23 2017-05-23 Super long channel device within VFET architecture
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