DE112018003323T5 - Verwenden eines mehrschichtigen gate-abstandshalters zur reduzierung der erosion eines halbleiter-fin während einer abstandshalter-strukturierung - Google Patents

Verwenden eines mehrschichtigen gate-abstandshalters zur reduzierung der erosion eines halbleiter-fin während einer abstandshalter-strukturierung Download PDF

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Abstract

Es werden FinFET-Einheiten, die mehrschichtige Gate-Abstandshalter aufweisen, ebenso wie Verfahren zur Herstellung von FinFET-Einheiten bereitgestellt, bei denen mehrschichtige Gate-Abstandshalter verwendet werden, um die Erosion von vertikalen Halbleiter-Fins zu verhindern oder ansonsten zu minimieren, wenn die Gate-Abstandshalter gebildet werden. Ein Verfahren zur Herstellung einer Halbleitereinheit weist zum Beispiel ein Bilden einer Dummy-Gate-Struktur über einem Bereich eines vertikalen Halbleiter-Fin einer FinFET-Einheit und ein Bilden eines mehrschichtigen Gate-Abstandshalters auf der Dummy-Gate-Struktur auf. Der mehrschichtige Gate-Abstandshalter weist eine erste dielektrische Schicht und eine zweite dielektrische Schicht auf, wobei die erste dielektrische Schicht eine Ätzselektivität in Bezug auf den vertikalen Halbleiter-Fin und die zweite dielektrische Schicht aufweist. Bei einer Ausführungsform weist die erste dielektrische Schicht Siliciumoxycarbonitrid (SiOCN) auf, und die zweite dielektrische Schicht weist Siliciumborkohlenstoffnitrid (SiBCN) auf.

Description

  • TECHNISCHES GEBIET
  • Diese Offenbarung bezieht sich allgemein auf Halbleiter-Herstellungstechniken und insbesondere auf Techniken zur Herstellung von FET(Feldeffekttransistor)-Einheiten.
  • HINTERGRUND
  • Da sich Halbleiter-Fertigungstechnologien fortwährend in Richtung zu kleineren Entwurfsmaßstäben und höheren Integrationsdichten entwickeln (z.B. 14 nm Technologieknoten und darüber hinaus), werden integrierte Schaltungseinheiten und -komponenten zunehmend kleiner, so dass Herausforderungen in Bezug auf Layout-Bildung und Optimierung von Einheiten entstehen. Gegenwärtig werden zur FET-Herstellung üblicherweise FinFET-Technologien angewendet, da derartige Technologien effektive CMOS-Skalierungs-Lösungen für die FET-Herstellung bei und unterhalb des 14 nm Technologieknotens bereitstellen. Eine FinFET-Einheit weist eine dreidimensionale FET-Struktur in der Form von Fins auf, die zumindest eine vertikale Halbleiter-Fin-Struktur beinhaltet, die auf einem Substrat ausgebildet ist, eine Gate-Struktur beinhaltet, die über einem Bereich des vertikalen Halbleiter-Fin ausgebildet ist, sowie Source-/Drain-Bereiche beinhaltet, die von Bereichen des vertikalen Halbleiter-Fin aus ausgebildet sind, die sich von beiden Seiten der Gate-Struktur aus erstrecken. Der Bereich des vertikalen Halbleiter-Fin, der zwischen den Source-/Drain-Bereichen mit der Gate-Struktur bedeckt ist, weist einen Kanalbereich der FinFET-Einheit auf.
  • Die Gate-Strukturen von FinFET-Einheiten können unter Verwendung verschiedener Techniken gebildet werden. Zum Beispiel kann eine FinFET-Gate-Struktur unter Verwendung eines „Gate-Last“-Prozesses hergestellt werden, der zum Beispiel mit einem Bilden einer Dummy-Gate-Struktur und eines Gate-Abstandshalters über einem Bereich eines vertikalen Halbleiter-Fin, einem Herstellen weiterer Elemente einer FinFET-Einheit (z.B. von Source-/Drain-Bereichen) und einem anschließenden Ersetzen der Dummy-Gate-Struktur durch eine Metall-Gate-Struktur unter Verwendung eines Ersetzungs-Metall-Gate(RMG)-Prozesses einhergeht. Für hochentwickelte FinFET-Technologien ist es von Bedeutung, eine Ätzschädigung an den vertikalen Halbleiter-Fins zu verhindern, wenn eine dielektrische Schicht geätzt wird, um die Gate-Abstandshalter zu bilden.
  • Bei herkömmlichen Verfahren wird ein Gate-Abstandshalter durch Abscheiden und Strukturieren einer Schicht aus einem dielektrischen Material z.B. unter Verwendung von RIE (von reaktivem lonenätzen) gebildet. Aufgrund der begrenzten Selektivität des RIE-Prozesses können die vertikalen Halbleiter-Fins einer signifikanten Ätzschädigung unterliegen, wenn die Schicht aus einem dielektrischen Material strukturiert wird, um die Gate-Abstandshalter zu bilden. Obwohl der Abstandshalter-RIE-Prozess eingestellt werden kann, um eine Ätz-Erosion von vertikalen Halbleiter-Fins zu minimieren, die aus Silicium (Si) oder Siliciumgermanium (SiGe) gebildet sind, nimmt die Selektivität des RIE-Prozesses mit der Skalierung des Fin-Abstands (z.B. mit einer Reduzierung des Zwischenraums zwischen Fins) und mit einer Zunahme der Fin-Höhe ab (z.B. einer Erhöhung des Aspektverhältnisses für Abstandshalter-RIE).
  • KURZDARSTELLUNG
  • Ausführungsformen der Erfindung beinhalten FinFET-Einheiten, die mehrschichtige Gate-Abstandshalter aufweisen, ebenso wie Verfahren zur Herstellung von FinFET-Einheiten, bei denen mehrschichtige Gate-Abstandshalter verwendet werden, um die Erosion von vertikalen Halbleiter-Fins zu verhindern oder ansonsten zu minimieren, wenn die Gate-Abstandshalter gebildet werden. Bei einer Ausführungsform weist ein Verfahren zur Herstellung einer Halbleitereinheit zum Beispiel ein Bilden einer Dummy-Gate-Struktur über einem Bereich eines vertikalen Halbleiter-Fin einer FinFET-Einheit sowie ein Bilden eines mehrschichtigen Gate-Abstandshalters auf der Dummy-Gate-Struktur auf. Der mehrschichtige Gate-Abstandshalter weist eine erste dielektrische Schicht und eine zweite dielektrische Schicht auf, wobei die erste dielektrische Schicht eine Ätzselektivität in Bezug auf den vertikalen Halbleiter-Fin und die zweite dielektrische Schicht aufweist. Bei einer Ausführungsform weist die erste dielektrische Schicht Siliciumoxycarbonitrid (SiOCN) auf, und die zweite dielektrische Schicht weist Siliciumborkohlenstoffnitrid (SiBCN) auf.
  • Eine weitere Ausführungsform beinhaltet eine Halbleitereinheit, die eine Gate-Struktur, die über einem Bereich eines vertikalen Halbleiter-Fin einer FinFET-Einheit ausgebildet ist, sowie einen mehrschichtigen Gate-Abstandshalter aufweist, der auf Seitenwänden der Gate-Struktur ausgebildet ist. Der mehrschichtige Gate-Abstandshalter weist eine erste dielektrische Schicht und eine zweite dielektrische Schicht auf, wobei die erste dielektrische Schicht eine Ätzselektivität in Bezug auf den vertikalen Halbleiter-Fin und die zweite dielektrische Schicht aufweist. Bei einer Ausführungsform weist die erste dielektrische Schicht SiOCN auf, und die zweite dielektrische Schicht weist SiBCN auf.
  • Weitere Ausführungsformen werden in der folgenden detaillierten Beschreibung von Ausführungsformen beschrieben, die in Verbindung mit den beigefügten Figuren zu lesen ist.
  • Figurenliste
    • 1A bis 6B stellen schematisch einen Prozess zur Herstellung von FinFET-Einheiten gemäß einer Ausführungsform der Erfindung dar, wobei:
    • 1A, 1B, 1C und 1D schematische Ansichten einer Halbleitereinheit in einer Zwischenstufe der Herstellung sind, bei der Dummy-Gate-Strukturen über vertikalen Halbleiter-Fins von FinFET-Einheiten gebildet werden;
    • 2A, 2B und 2C schematische Ansichten der Halbleitereinheit der 1A, 1B beziehungsweise 1C nach einem Abscheiden einer ersten und einer zweiten dielektrischen Schicht über den Dummy-Gate-Strukturen sind, die anschließend strukturiert werden, um einen mehrschichtigen Gate-Abstandshalter zu bilden;
    • 3A, 3B und 3C schematische Ansichten der Halbleitereinheit der 2A, 2B beziehungsweise 2C nach einem Ätzen der zweiten dielektrischen Schicht selektiv in Bezug auf die erste dielektrische Schicht sind;
    • 4A, 4B und 4C schematische Ansichten der Halbleitereinheit der 3A, 3B beziehungsweise 3C nach einem Ätzen der ersten dielektrischen Schicht selektiv in Bezug auf die zweite dielektrische Schicht und die vertikalen Halbleiter-Fins und nach einem Bilden von epitaxialen Source-/Drain-Schichten auf freiliegenden Bereichen der vertikalen Halbleiter-Fins der FinFET-Einheiten sind;
    • 4D eine schematische Draufsicht von oben auf die in den 4A, 4B und 4C gezeigte Halbleitereinheit ist;
    • 5A, 5B und 5C schematische Ansichten der Halbleitereinheit der 4A, 4B beziehungsweise 4C nach einem Abscheiden und Planarisieren einer Schicht aus einem dielektrischen Material zur Bildung einer Zwischendielektrikum(ILD)-Schicht sind; und
    • 6A und 6B schematische Ansichten der Halbleitereinheit der 5A beziehungsweise 5B nach einem Durchführen eines Ersetzungs-Metall-Gate-Prozesses sind, um die Dummy-Gate-Strukturen durch eine Metall-Gate-Struktur mit einem hohen k zu ersetzen.
  • DETAILLIERTE BESCHREIBUNG
  • Im Folgenden werden Ausführungsformen noch detaillierter in Bezug auf FinFET-Einheiten, die mehrschichtige Gate-Abstandshalter aufweisen, ebenso wie auf ein Verfahren zur Herstellung von FinFET-Einheiten beschrieben, in denen mehrschichtige Gate-Abstandshalter verwendet werden, um die Erosion von vertikalen Halbleiter-Fins zu verhindern oder ansonsten zu minimieren, wenn die Gate-Abstandshalter gebildet werden. Es versteht sich, dass es sich bei den verschiedenen Schichten, Strukturen und Bereichen, die in den beigefügten Zeichnungen gezeigt sind, um schematische Darstellungen handelt, die nicht maßstabsgetreu gezeichnet sind. Darüber hinaus ist es der Einfachheit der Erläuterung halber möglich, dass eine oder mehrere Schichten, Strukturen und Bereiche eines Typs, der üblicherweise verwendet wird, um Halbleitereinheiten oder -strukturen zu bilden, in einer bestimmten Zeichnung nicht explizit gezeigt sind. Dies impliziert nicht, dass irgendwelche Schichten, Strukturen und Bereiche, die nicht explizit gezeigt sind, aus den tatsächlichen Halbleiterstrukturen weggelassen sind.
  • Des Weiteren versteht es sich, dass die hier erörterten Ausführungsformen nicht auf die speziellen Materialien, Merkmale und Prozessschritte beschränkt sind, die hier gezeigt und beschrieben sind. Insbesondere in Bezug auf Halbleiter-Prozessschritte ist hervorzuheben, dass die hier bereitgestellten Beschreibungen nicht dazu gedacht sind, sämtliche der Prozessschritte zu umfassen, die erforderlich sein können, um eine funktionelle integrierte Halbleiter-Schaltungseinheit zu bilden. Vielmehr sind bestimmte Prozessschritte, die bei einer Bildung von Halbleitereinheiten üblicherweise verwendet werden, wie zum Beispiel Nassreinigungs- und Temperschritte, zwecks einer Einsparung bei der Beschreibung hier absichtlich nicht beschrieben.
  • Darüber hinaus werden in den Zeichnungen durchweg die gleichen oder gleichartige Bezugszeichen verwendet, um die gleichen oder gleichartige Merkmale, Elemente oder Strukturen zu bezeichnen, und somit wird eine detaillierte Erläuterung der gleichen oder gleichartiger Merkmale, Elemente oder Strukturen nicht für jede der Zeichnungen wiederholt. Es versteht sich, dass mit den Begriffen „etwa“ oder „im Wesentlichen“, wie hier in Bezug auf Dicken, Breiten, Prozentzahlen, Bereiche etc. verwendet, eine Bezeichnung nahe bei oder ungefähr gemeint ist, jedoch nicht exakt. Der Begriff „etwa“ oder „im Wesentlichen“, wie hier verwendet, impliziert zum Beispiel, dass eine kleine Fehlerspanne vorhanden sein kann, wie beispielsweise 1 % der angegebenen Menge oder weniger.
  • Um einen räumlichen Kontext bereitzustellen, sind in den Zeichnungen von Halbleiterstrukturen kartesische xyz-Koordinaten gezeigt. Es versteht sich, dass der Begriff „vertikal“, wie hier verwendet, eine z-Richtung der kartesischen Koordinaten bezeichnet, die in den Zeichnungen gezeigt sind, und dass die Begriffe „horizontal“ oder „lateral“, wie hier verwendet, eine x-Richtung und/oder eine y-Richtung der in den Zeichnungen gezeigten kartesischen Koordinaten bezeichnen, die senkrecht zu der z-Richtung ist.
  • Die 1A bis 6B stellen schematisch einen Prozess zur Herstellung von FinFET-Einheiten mit mehrschichtigen Gate-Abstandshalter-Strukturen gemäß einer Ausführungsform der Erfindung dar. Um zu beginnen, sind die 1A, 1B, 1C und 1D schematische Ansichten einer Halbleitereinheit 100 in einer Zwischenstufe der Herstellung, bei der Dummy-Gate-Strukturen über vertikalen Halbleiter-Fins von FinFET-Einheiten gebildet werden. 1D ist eine schematische Draufsicht von oben (xy-Ebene) auf die Halbleitereinheit 100, während die 1A, 1B und 1C Querschnittsansichten der Halbleitereinheit 100 von der Seite entlang Ebenen sind, die durch jeweilige, in 1D gezeigte Linien dargestellt sind. Insbesondere ist 1A eine Querschnittsansicht von der Seite (yz-Ebene) der Halbleitereinheit 100 entlang einer Linie 1A-1A in 1D. 1B ist eine Querschnittsansicht von der Seite (xz-Ebene) der Halbleitereinheit 100 entlang einer Linie 1B-1B in 1D, und 1C ist eine Querschnittsansicht von der Seite (xz-Ebene) der Halbleitereinheit 100 entlang einer Linie 1C-1C in 1D.
  • Wie in den 1A, 1B, 1C und 1D gezeigt, weist die Halbleitereinheit 100 ein Halbleitersubstrat 110, eine Isolationsschicht 120, eine Mehrzahl von vertikalen Halbleiter-Fins 130, Dummy-Gate-Strukturen G1 und G2 sowie Abdeckschichten 150 auf, die auf der Oberseite der Dummy-Gate-Strukturen G1 und G2 ausgebildet sind. Die Dummy-Gate-Strukturen G1 und G2 weisen jeweils eine Dummy-Gate-Elektrodenschicht 140 und eine Dummy-Gate-Oxidschicht 142 auf, die über jeweiligen Kanal(C)-Bereichen der vertikalen Halbleiter-Fins 130 ausgebildet sind. Die Dummy-Gate-Strukturen werden als Teil eines RMG-Prozesses durch metallische Gate-Strukturen ersetzt, wie nachstehend noch detaillierter erläutert wird. Wie in 1D gezeigt, dienen Bereiche der vertikalen Halbleiter-Fins 130, die sich von den Seiten der Dummy-Gate-Strukturen G1 und G2 aus erstrecken, zum Beispiel als Source-/Drain(S/D)-Bereiche für FinFET-Einheiten D1 und D2. Wie in der beispielhaften Ausführungsform der 1B und 1D dargestellt, weist jede FinFET-Einheit D1 und D2 eine gemeinsame Gate-Struktur auf, die über einem Bereich von drei vertikalen Halbleiter-Fins 130 ausgebildet ist. Im Hinblick darauf kann jede FinFET-Einheit D1 und D2 als eine Mehrfach-Fin-FinFET-Struktur konfiguriert sein, wenn die jeweiligen Source-/Drain-Bereiche auf jeder Seite der Gate-Struktur gemeinsam mit einem jeweiligen einzelnen vertikalen Source-/Drain-Kontakt verbunden sind (d.h. drei FinFET-Segmente, die parallel geschaltet sind, um eine Mehrfach-Fin-FinFET-Einheit zu bilden). Des Weiteren teilen sich die FinFET-Einheiten D1 und D2 bei dem in 1D gezeigten Beispiel einen gemeinsamen Source-/Drain(S/D)-Bereich zwischen den Dummy-Gate-Strukturen G1 und G2, so dass die FinFET-Einheiten D1 und D2 in Reihe geschaltet sind.
  • Die in den 1A, 1B, 1C und 1D gezeigte Halbleitereinheit 100 kann unter Verwendung bekannter Halbleiter-Herstellungstechniken und geeigneter Halbleitermaterialien hergestellt werden. Das Halbleitersubstrat 110 ist zum Beispiel als eine generische Substratschicht dargestellt und kann verschiedene Strukturen und Schichten aus einem Halbleitermaterial aufweisen. Bei einer Ausführungsform weist das Halbleitersubstrat 110 ein Bulk-Halbleitersubstrat auf (z.B. einen Wafer), das z.B. aus Silicium (Si) oder anderen Arten von Halbleitersubstratmaterialien gebildet ist, die üblicherweise bei Bulk-Halbleiter-Herstellungsprozessen verwendet werden, wie beispielsweise Germanium (Ge), eine Siliciumgermanium(SiGe)-Legierung, Siliciumcarbid (SiC), eine Siliciumgermaniumcarbid-Legierung oder Verbindungshalbleitermaterialien (z.B. III-V- oder II-VI-Verbindungsmaterialien etc.). Nicht beschränkende Beispiele für III-V-Verbindungshalbleitermaterialien beinhalten Galliumarsenid, Indiumarsenid und Indiumphosphid. Bei einer weiteren Ausführungsform weist das Halbleitersubstrat 110 ein SOI(Siliciumauf-Isolator)-Substrat auf, das eine isolierende Schicht (z.B. eine Oxidschicht) aufweist, die zwischen einer Basissubstratschicht (z.B. einem Silicium-Substrat) und einer aktiven Halbleiterschicht (z.B. einer aktiven Si- oder SiGe-Schicht) angeordnet ist, in der aktive Schaltungskomponenten als Teil einer FEOL(Front-End-Of-Line)-Struktur ausgebildet sind.
  • Die Isolationsschicht 120 und die vertikalen Halbleiter-Fins 130 können unter Verwendung verschiedener Verfahren hergestellt werden. Zum Beispiel können die vertikalen Halbleiter-Fins 130 für Bulk- und SOI-Substrat-Ausführungsformen durch Strukturieren einer aktiven Silicium-Schicht (z.B. aus kristallinem Silicium, kristallinem SiGe, einem III-V-Verbindungshalbleitermaterial etc.) an der Oberfläche eines Bulk-Halbleitersubstrats oder des SOI-Substrats gebildet werden, um eine Struktur von vertikalen Halbleiter-Fins in verschiedenen Bereichen der Einheit über den Halbleiterwafer hinweg zu bilden, von denen in den 1B, 1C und 1D der Einfachheit der Darstellung halber drei gezeigt sind. Bei einer Ausführungsform können die vertikalen Halbleiter-Fins 130 aus einer kristallinen SiGe-Schicht strukturiert werden, die auf der Oberseite eines Bulk-Silicium-Substrats oder eines Bulk-Germanium-Substrats epitaxial aufgewachsen wird. Eine kristalline SiGe-Schicht, die unter Verwendung eines Prozesses für ein epitaxiales Aufwachsen gebildet wird, kann eine entspannte SiGe-Schicht oder eine verspannte SiGe-Schicht aufweisen. Wie auf dem Fachgebiet bekannt ist, wird eine Spannungstechnik verwendet, um die Ladungsträgerbeweglichkeit für MOS-Transistoren zu verbessern, wobei verschiedene Arten von Si-SiGe-Heterostrukturen hergestellt werden können, um verschiedene Eigenschaften für CMOS-FET-Einheiten zu erhalten und/oder zu optimieren. Zum Beispiel kann Silicium epitaxial auf einer SiGe-Substratschicht aufgewachsen werden, um eine verspannte Si-Schicht zu bilden. Darüber hinaus kann eine verspannte SiGe-Schicht epitaxial auf einer Silicium-Substratschicht aufgewachsen werden. Eine Struktur aus verspanntem Si/entspanntem SiGe erzeugt eine Zugspannung, die in erster Linie die Elektronenbeweglichkeit für FET-Einheiten vom n-Typ verbessert, während eine Struktur aus verspanntem SiGe/entspanntem Si eine Druckspannung erzeugt, die in erster Linie die Löcherbeweglichkeit für FET-Einheiten vom p-Typ verbessert.
  • Nach dem Bilden der vertikalen Halbleiter-Fins 130 kann eine Schicht aus einem isolierenden Material abgeschieden werden, um die vertikalen Halbleiter-Fins 130 zu bedecken, und kann dann (über eine chemisch-mechanische Planarisierung (CMP)) bis auf die Oberseite der vertikalen Halbleiter-Fins 130 planarisiert werden und anschließend unter Verwendung eines Zurückätzprozesses (z.B. eines selektiven RIE-Prozesses) weiter zurückgesetzt werden, um die Isolationsschicht 120 zu bilden. Wie in 1C gezeigt, wird die Schicht aus einem isolierenden Material bis auf eine Zielebene geätzt, um obere Bereiche der vertikalen Halbleiter-Fin-Strukturen 130 freizulegen, die eine Grundlinie für die aktive Fin-Höhe H für die FinFET-Einheiten D1 und D2 definieren. Bei einer Ausführungsform der Erfindung kann die Isolationsschicht 120 unter Verwendung von RIE selektiv geätzt werden, wenngleich andere Ätzprozesse eingesetzt werden können. Es kann ein zeitlich festgelegter Ätzvorgang durchgeführt werden, um eine gewünschte Menge des isolierenden Materials zu entfernen, um die oberen Bereiche der vertikalen Halbleiter-Fin-Strukturen 130 freizulegen.
  • Bei einer weiteren Ausführungsform können die vertikalen Halbleiter-Fins 130 unter Verwendung eines Prozesses gebildet werden, bei dem die Isolationsschicht 120 zunächst abgeschieden wird und dann unter Verwendung von RIE oder tiefem RIE geätzt wird, um eine Struktur von Gräben in der Isolationsschicht 120 bis zu dem Halbleitersubstrat 110 zu bilden, die einer Struktur von vertikalen Halbleiter-Fins entspricht, die zu bilden sind. Die vertikalen Halbleiter-Fins 130 werden dann durch epitaxiales Aufwachsen eines kristallinen Halbleitermaterials, beginnend auf den freiliegenden Oberflächen des Halbleitersubstrats 110 am Boden der Gräben, unter Verwendung von ART-Techniken (Aspect-Ratio-Trapping-Techniken) gebildet. ART ermöglicht ein selektives epitaxiales Aufwachsen von zum Beispiel kristallinem Si, kristallinem SiGe oder einem III-V-Verbindungshalbleitermaterial, um Gräben mit einem hohen Aspektverhältnis zu füllen, die in einer isolierenden Schicht ausgebildet sind, und dadurch aktive Kanalschichten mit hoher Qualität für FinFET-Einheiten zu bilden. Die kristalline SiGe-Schicht (oder andere Arten von epitaxialen Halbleiterschichten) kann (können) unter Verwendung bekannter Techniken, wie beispielsweise von CVD (chemischer Gasphasenabscheidung), MOCVD (metallorganischer chemischer Gasphasenabscheidung), LPCVD (chemischer Gasphasenabscheidung bei geringem Druck), MBE (Molekularstrahlepitaxie), VPE (Gasphasenepitaxie), MOMBE (metallorganischer Molekularstrahlepitaxie), oder anderer bekannter Techniken für ein epitaxiales Aufwachsen epitaxial aufgewachsen werden.
  • Als nächstes können die Dummy-Gate-Strukturen G1 und G2 unter Verwendung bekannter Prozessabläufe hergestellt werden. Zum Beispiel können die Dummy-Gate-Strukturen G1 und G2 hergestellt werden, indem eine konforme Oxidschicht über der Oberfläche des Halbleitersubstrats gebildet wird, um die vertikalen Halbleiter-Fins 130 zu bedecken. Die konforme Oxidschicht kann gebildet werden, indem eine Oxidschicht (z.B. aus Siliciumoxid) unter Verwendung bekannter Techniken auf den freiliegenden Oberflächen aus Halbleiter-Fin-Material (z.B. auf Si- oder SiGe-Oberflächen etc.) aufgewachsen wird oder indem eine konforme Schicht aus einem Oxidmaterial (z.B. aus Siliciumdioxid) unter Verwendung eines bekannten Prozesses, wie beispielsweise atomarer Schichtabscheidung (ALD), chemischer Gasphasenabscheidung (CVD) etc., über der Oberfläche des Halbleitersubstrats abgeschieden wird. Eine Schicht aus einem Opfer-Silicium-Material, wie beispielsweise aus Polysilicium oder amorphem Silicium, wird dann deckend über dem Halbleitersubstrat abgeschieden und dann planarisiert. Die Schicht aus einem Opfer-Silicium-Material kann unter Verwendung bekannter Verfahren, wie beispielsweise CVD, physikalischer Gasphasenabscheidung (PVD), elektrochemischer Abscheidung, und weiterer geeigneter Abscheidungsverfahren abgeschieden werden. Die Schicht aus einem Opfer-Silicium-Material kann unter Verwendung von CMP planarisiert werden.
  • Die konforme Oxidschicht und die Opfer-Silicium-Schicht werden dann strukturiert, um die Dummy-Gate-Oxidschichten 142 und die Dummy-Gate-Elektrodenschichten 140 der Dummy-Gate-Strukturen G1 und G2 zu bilden. Zum Beispiel wird oder werden eine oder mehrere Schicht(en) aus einem isolierenden Material auf der planarisierten Oberfläche der Opfer-Silicium-Schicht abgeschieden und dann unter Verwendung eines photolithographischen Prozesses strukturiert, um die Abdeckschichten 150 zu bilden. Bei der in 1A gezeigten beispielhaften Ausführungsform weisen die Abdeckschichten 150 zum Beispiel eine erste isolierende Schicht 152 und eine zweite isolierende Schicht 154 auf. Bei einer Ausführungsform weist die erste isolierende Schicht 152 Siliciumnitrid auf, und die zweite isolierende Schicht 154 weist Siliciumoxid auf, wenngleich die Abdeckschichten 150 in Abhängigkeit von dem durchgeführten Herstellungsprozessablauf aus irgendwelchen geeigneten Kombinationen von isolierenden Materialen gebildet werden können. Die Abdeckschichten 150 definieren ein Bild der Dummy-Gate-Strukturen G1 und G2 und können als eine Ätzmaske verwendet werden, um die darunterliegende konforme Oxidschicht und Opfer-Silicium-Schicht zu ätzen.
  • Ein Trockenätzprozess (z.B. RIE) kann dazu verwendet werden, Bereiche der Opfer-Silicium-Schicht zu ätzen, die durch die Ätzmaske freiliegen (Abdeckschichten 150), um dadurch die Dummy-Gate-Elektrodenschichten 140 der Dummy-Gate-Strukturen G1 und G2 zu bilden. Bei diesem Prozess dient die darunterliegende Oxidschicht als eine Ätzpufferschicht (oder eine Ätzstoppschicht), wenn die Opfer-Silicium-Schicht (z.B. die Polysilicium-Schicht) geätzt wird, um zu verhindern, dass der Poly-Ätzprozess durch die Oxidschicht hindurch ätzt und das Halbleitermaterial der vertikalen Halbleiter-Fins 130 schädigt. Als nächstes werden die freiliegenden Bereiche der darunterliegenden Oxidschicht geätzt, um die Dummy-Gate-Oxidschichten 142 der Dummy-Gate-Strukturen G1 und G2 zu bilden, so dass die Zwischen-Halbleitereinheit resultiert, die in den 1A, 1B, 1C und 1D gezeigt ist.
  • Nach dem Bilden der Dummy-Gate-Strukturen G1 und G2 wird der Herstellungsprozess mit einem Bilden von mehrschichtigen Gate-Abstandshaltern für Gate-Strukturen der FinFET-Einheiten D1 und D2 fortgesetzt. Die 2A, 2B und 2C sind zum Beispiel schematische Ansichten der Halbleitereinheit der 1A, 1B beziehungsweise 1C nach einem aufeinanderfolgenden Abscheiden einer ersten dielektrischen Schicht 160 und einer zweiten dielektrischen Schicht 170 über der Oberfläche des Substrats, um die Dummy-Gate-Strukturen G1 und G2 und die freiliegenden Bereiche der vertikalen Halbleiter-Fins 130 abzudecken. Die erste und die zweite dielektrische Schicht 160 und 170 werden anschließend unter Verwendung eines nachstehend noch detaillierter erörterten Prozessablaufs strukturiert, um isolierende Gate-Abstandshalter für die FinFET-Einheiten D1 und D2 zu bilden.
  • Bei einer Ausführungsform weist die erste dielektrische Schicht 160 eine konforme dielektrische Schicht auf, die mit einer Dicke in einem Bereich von etwa 2 nm bis etwa 5 nm ausgebildet ist, und die zweite dielektrische Schicht 170 weist eine konforme dielektrische Schicht auf, die mit einer Dicke in einem Bereich von etwa 5 nm bis etwa 20 nm ausgebildet ist. Die erste und die zweite dielektrische Schicht 160 und 170 können unter Verwendung bekannter Techniken, wie beispielsweise plasmaunterstützter chemischer Gasphasenabscheidung (PECVD), atomarer Schichtabscheidung (ALD), oder weiterer geeigneter Abscheidungsverfahren abgeschieden werden, welche die Abscheidung der ersten und der zweiten dielektrischen Schicht 160 und 170 mit einer hohen Konformität ermöglichen.
  • Bei einer Ausführungsform der Erfindung wird die zweite dielektrische Schicht 170 aus einem dielektrischen Material gebildet, das selektiv in Bezug auf die erste dielektrische Schicht 160 geätzt werden kann (z.B. mit einer Ätzselektivität von etwa 10:1 oder einer höheren Selektivität), und die erste dielektrische Schicht 160 wird aus einem dielektrischen Material gebildet, das selektiv geätzt werden kann in Bezug auf (i) die zweite dielektrische Schicht 170 (z.B. mit einer Ätzselektivität von etwa 10:1 oder einer höheren Selektivität) und (ii) das Halbleitermaterial, das die vertikalen Halbleiter-Fins 130 bildet (z.B. mit einer Ätzselektivität von etwa 10:1 oder einer höheren Selektivität). Bei einer Ausführungsform wird die erste dielektrische Schicht 160 zum Beispiel aus einer dünnen Siliciumoxycarbonitrid(SiOCN)-Schicht gebildet, und die zweite dielektrische Schicht 170 wird aus einer dünnen Siliciumborkohlenstoffnitrid(SiBCN)-Schicht gebildet. Um die erste und die zweite dielektrische Schicht 160 und 170 zu bilden, können weitere dielektrische Materialien mit niedrigem k verwendet werden, die zur Verwendung als isolierende Gate-Abstandshalter für Gate-Strukturen von FinFET-Einheiten geeignet sind, unter der Annahme, dass derartige dielektrische Materialien die Ätzselektivität bereitstellen, wie vorstehend erörtert. Die erste und die zweite dielektrische Schicht 160 und 170 werden unter Verwendung eines Prozessablaufs strukturiert, wie in den 3A, 3B, 3C, 4A, 4B und 4C schematisch dargestellt.
  • Insbesondere sind die 3A, 3B und 3C schematische Ansichten der Halbleitereinheit der 2A, 2B beziehungsweise 2C nach einem Ätzen der zweiten dielektrischen Schicht 170 selektiv in Bezug auf die erste dielektrische Schicht 160. Wie in den 3A und 3B gezeigt, resultiert der Ätzprozess in der Entfernung von horizontalen Bereichen der zweiten dielektrischen Schicht 170 von horizontalen Oberflächenmerkmalen und einem Abziehen (Zurücksetzen) von Bereichen der zweiten dielektrischen Schicht 170 auf den vertikalen Seitenwänden der Dummy-Gate-/Abdeckschicht-Stapel G1/150 und G2/150. Wie in 3C gezeigt, wird die zweite dielektrische Schicht 170 in den Bereichen zwischen den Dummy-Gate-Strukturen G1 und G2 über den S/D-Bereichen der vertikalen Halbleiter-Fins 130 vollständig entfernt. Bei einer Ausführungsform wird die zweite dielektrische Schicht 170 unter Verwendung eines gerichteten (z.B. anisotropen) Trockenätzprozesses (z.B. RIE) mit einer Ätzchemie und Ätzumgebung geätzt, die so konfiguriert sind, dass die zweite dielektrische Schicht 170 in hohem Maße selektiv in Bezug auf die erste dielektrische Schicht 160 geätzt wird, so dass die erste dielektrische Schicht 160 als ein Ätzstopp für den Ätzprozess dient. Bei diesem Ätzprozess wird die zweite dielektrische Schicht 170 auf den vertikalen Seitenwänden der Dummy-Gate-/Abdeckschicht-Stapel G1/150 und G2/150 bis zu einer Zielebene vertikal zurückgesetzt, die ausreichend ist, um die zweite dielektrische Schicht 170, die benachbart zu den Seitenwänden der aktiven S/D-Bereiche der vertikalen Halbleiter-Fins 130 angeordnet ist (siehe 3C), vollständig wegzuätzen, während sichergestellt wird, dass die zweite dielektrische Schicht 170 nicht unter die erste isolierende Schicht 152 der Abdeckschicht 150 auf der Oberseite jeder Dummy-Gate-Struktur G1 und G2 zurückgesetzt wird. Wie in der beispielhaften Ausführungsform von 3A gezeigt, wird die zweite dielektrische Schicht 170 zum Beispiel vertikal bis auf eine Ebene zurückgesetzt, die sich oberhalb der ersten isolierenden Schicht 152 der Abdeckschicht 150 auf den Dummy-Gate-Strukturen G1 und G2 befindet.
  • Als nächstes sind die 4A, 4B und 4C schematische Ansichten der Halbleitereinheit der 3A, 3B beziehungsweise 3C nach einem Ätzen der ersten dielektrischen Schicht 160 selektiv in Bezug auf die zweite dielektrische Schicht 170 und die vertikalen Halbleiter-Fins 130 und nach einem Bilden von epitaxialen Source-/Drain-Schichten 180 auf freiliegenden Bereichen der S/D-Bereiche der vertikalen Halbleiter-Fins 130 der FinFET-Einheiten D1 und D2. 4D ist eine schematische Draufsicht von oben auf die in den 4A, 4B und 4C gezeigte Halbleitereinheit, wobei 4A eine Querschnittsansicht von der Seite (yz-Ebene) der Halbleitereinheit 100 entlang einer Linie 4A-4A in 4D ist, wobei 4B eine Querschnittsansicht von der Seite (xz-Ebene) der Halbleitereinheit 100 entlang einer Linie 4B-4B in 4D ist und wobei 4C eine Querschnittsansicht von der Seite (xz-Ebene) der Halbleitereinheit 100 entlang einer Linie 4C-4C in 4D ist.
  • Bei einer Ausführungsform wird ein isotroper Ätzprozess durchgeführt, um freiliegende Bereiche der ersten dielektrischen Schicht 160 selektiv wegzuätzen, während andere Bereiche der ersten dielektrischen Schicht 160, die mit der zweiten dielektrischen Schicht 170 bedeckt sind, nicht geätzt werden. Der Ätzprozess ist außerdem selektiv in Bezug auf das Halbleitermaterial der vertikalen Halbleiter-Fins 130, um jegliche Ätzschädigung an den S/D-Bereichen der vertikalen Halbleiter-Fins 130 zu verhindern oder ansonsten zu minimieren, wenn die erste dielektrische Schicht 160 geätzt wird. Unter der Annahme, dass die erste dielektrische Schicht 160 aus SiOCN gebildet ist und die zweite dielektrische Schicht 170 aus SiBCN gebildet ist, kann der isotrope Ätzprozess bei einer Ausführungsform der Erfindung unter Verwendung eines Nassätzprozesses auf der Basis von Flurwasserstoffsäure (HF) durchgeführt werden, um die freiliegenden Bereiche der ersten dielektrischen Schicht 160 in hohem Maße selektiv in Bezug auf die zweite dielektrische Schicht 170 und die vertikalen Halbleiter-Fins 130 wegzuätzen. Bei einer Ausführungsform der Erfindung weist die Ätzchemie auf der Basis von HF eine Ätzchemie auf der Basis von verdünnter HF mit einem erhöhten Säuregehalt unter Verwendung anderer mineralischer Säuren auf.
  • Wie in den 4A, 4B und 4D gezeigt, resultiert das Ätzen der ersten dielektrischen Schicht 160 in der Bildung von mehrschichtigen Gate-Abstandshaltern 175, die auf den vertikalen Seitenwänden der Dummy-Gate-Strukturen G1 und G2 angeordnet werden und welche die Dummy-Gate-Strukturen G1 und G2 umgeben. Die Herstellung eines mehrschichtigen Gate-Abstandshalters gemäß einer Ausführungsform der Erfindung ermöglicht die Abscheidung und Strukturierung von mehreren dünnen dielektrischen Schichten mit einem niedrigen k, um isolierende Gate-Abstandshalter mit gleichmäßigen Profilen und mit niedrigeren effektiven Dielektrizitätskonstanten im Vergleich zu herkömmlichen Abstandshaltern zu bilden, die aus einer einzelnen Schicht zum Beispiel aus SiN oder SiBCN gebildet werden. Wie vorstehend gezeigt, ermöglicht die Verwendung von verschiedenen dielektrischen Schichten mit einem niedrigen k mit unterschiedlichen Ätzeigenschaften des Weiteren eine Strukturierung der dielektrischen Schichten mit einem niedrigen k, um die Gate-Abstandshalter 175 zu bilden, während ein Ätzen der vertikalen Halbleiter-Fins 130 während der Abstandshalter-Herstellung verhindert wird oder ansonsten minimiert wird.
  • Nach der Bildung der mehrschichtigen Gate-Abstandshalter 175 wird der Prozessablauf mit einem Bilden der Source-/Drain-Schichten 180 auf den freiliegenden S/D-Bereichen der vertikalen Halbleiter-Fins 130 fortgesetzt. Wie in den 4A, 4C und 4D gezeigt, werden die Source-/Drain-Schichten 180 bei einer Ausführungsform der Erfindung gebildet, indem ein epitaxiales Halbleitermaterial auf den freiliegenden Oberflächen der S/D-Bereiche der vertikalen Halbleiter-Fins 130 benachbart zu den Dummy-Gate-Strukturen G1 und G2 aufgewachsen wird. Der Typ des epitaxialen Materials und der Dotierung, die zur Bildung der Source-/Drain-Schichten 180 verwendet werden, variiert in Abhängigkeit davon, ob die FinFET-Einheiten D1 und D2 Einheiten vom p-Typ oder vom n-Typ sind. Bei einer weiteren Ausführungsform kann es sich bei den Source-/Drain-Schichten 180 um Silicid-Schichten handeln, die unter Verwendung bekannter Verfahren auf den freiliegenden Oberflächen der S/D-Bereiche der vertikalen Halbleiter-Fins 130 gebildet werden.
  • Als nächstes sind die 5A, 5B und 5C schematische Ansichten der Halbleitereinheit der 4A, 4B beziehungsweise 4C nach einem Abscheiden und Planarisieren einer Schicht aus einem dielektrischen Material zur Bildung einer ILD-Schicht 190. Die ILD-Schicht 190 wird gebildet, indem zum Beispiel eine oder mehrere Schicht(en) aus einem isolierenden Material über der Oberfläche des Halbleitersubstrats abgeschieden wird oder werden, um die Dummy-Gate-Strukturen G1 und G2 abzudecken, und anschließend die Oberfläche des Halbleitersubstrats bis auf eine Ebene planarisiert wird, welche die obere Oberfläche der ersten isolierenden Schicht 152 der Abdeckschichten 150 auf den Dummy-Gate-Strukturen G1 und G2 freilegt. Die ILD-Schicht 190 kann unter Verwendung geeigneter dielektrischer Materialien gebildet werden, die beinhalten, jedoch nicht beschränkt sind auf: Siliciumoxid, hydriertes Siliciumkohlenstoffoxid (SiCOH), SiCH, SiCNH oder andere Arten von Dielektrika mit niedrigem k auf der Basis von Silicium (z.B. einem k von weniger als 4,0), poröse Dielektrika oder bekannte dielektrische ULK-Materialien (mit einem ultraniedrigen k) (mit einem k von weniger als etwa 2,5). Die ILD-Schicht 190 kann zum Beispiel eine einzelne abgeschiedene Schicht aus einem isolierenden Material oder mehrere Schichten aus einem isolierenden Material aufweisen (z.B. eine erste Schicht aus einem fließfähigen Oxid und eine zweite Schicht aus einem isolierenden Material, die auf der ersten Schicht ausgebildet ist). Die ILD-Schicht 190 kann unter Verwendung bekannter Abscheidungstechniken abgeschieden werden, wie zum Beispiel von ALD, CVD, PECVD (plasmaunterstütztem CVD) oder PVD oder eines Aufschleuder-Verfahrens.
  • Auf die Bildung der ILD-Schicht 190 folgend wird der Prozessablauf mit einem RMG-Prozess fortgesetzt, um die Dummy-Gate-Strukturen G1 und G2 durch metallische Gate-Strukturen zu ersetzen. Die 6A und 6B sind zum Beispiel schematische Ansichten der Halbleitereinheit der 5A beziehungsweise 5B nach einem Durchführen eines Ersetzungs-Metall-Gate-Prozesses, um die Dummy-Gate-Strukturen G1 und G2 zu entfernen und Metall-Gate-Strukturen 200 mit einem hohen k zu bilden. Bei einer Ausführungsform weisen die Metall-Gate-Strukturen 200 mit einem hohen k jeweils eine dielektrische Schicht 202 mit einem hohen k und eine metallische Gate-Elektrode 204 auf. Unter Verwendung verschiedener Verfahren können die Dummy-Gate-Strukturen G1 und G2 entfernt werden und können die Metall-Gate-Strukturen 200 mit einem hohen k gebildet werden.
  • Die erste isolierende Schicht 152 jeder Abdeckschicht 150 kann zum Beispiel selektiv in Bezug auf die Materialien der ILD-Schicht 190 und der Gate-Abstandshalter 175 weggeätzt werden, um die Dummy-Gate-Elektrodenschichten 140 der Dummy-Gate-Strukturen G1 und G2 freizulegen. Die Dummy-Gate-Elektrodenschichten 140 werden dann entfernt, indem ein Nassätzprozess (z.B. mit einer chemischen Ätzlösung aus TetraMethylAmmoniumHydroxid (TMAH)) oder ein Trockenätzprozess (z.B. ein chemischer Ätzvorgang aus der Gasphase NF3+H2) verwendet wird, um das Opfer-Silicium-Material der Dummy-Gate-Strukturen G1 und G2 selektiv in Bezug auf die dielektrischen und isolierenden Materialien der ILD-Schicht 190, der Gate-Abstandshalter 175 und der Dummy-Gate-Oxidschichten 142 wegzuätzen. Dieser Ätzprozess legt die Dummy-Gate-Oxidschichten 142 der Dummy-Gate-Strukturen G1 und G2 frei. Die Dummy-Gate-Oxidschichten 142 werden dann unter Verwendung einer Ätzchemie und einer Ätzumgebung weggeätzt, in denen die Oxidschichten 142 selektiv in Bezug auf die Materialien der vertikalen Halbleiter-Fins 130, der Gate-Abstandshalter 175 und der ILD-Schicht 190 geätzt werden. Bei einer Ausführungsform der Erfindung, bei der die Dummy-Gate-Oxidschichten 142 aus Siliciumoxid gebildet werden, kann zum Beispiel ein Oxid-Ätzprozess unter Verwendung eines Gemischs aus den Reaktionsgasen (oder Ätzmittelgasen) NH3 (Ammoniak) und HF (Fluorwasserstoff) durchgeführt werden.
  • Auf die Entfernung der Dummy-Gate-Oxidschichten 142 folgend werden die Metall-Gate-Strukturen 200 gebildet, indem eine oder mehrere konforme Schicht(en) aus einem Gate-Dielektrikum-Material über der Oberfläche der Halbleiterstruktur abgeschieden wird oder werden und eine oder mehrere Schicht(en) aus einem leitfähigen Material über dem Gate-Dielektrikum-Material abgeschieden wird oder werden. Anschließend wird ein Planarisierungsprozess (z.B. CMP) durchgeführt, um die Oberfläche der Halbleiterstruktur bis zu der ILD-Schicht 190 zu polieren, so dass dadurch die Überladungsbereiche des Gate-Dielektrikum- und des leitfähigen Materials entfernt werden, was in der in den 6A und 6B gezeigten Halbleiterstruktur mit den Metall-Gate-Strukturen 200 resultiert.
  • Die Gate-Dielektrikum-Schichten 202 werden mit irgendeinem geeigneten dielektrischen Material gebildet, das zum Beispiel Nitrid, Oxynitrid oder Oxid oder ein dielektrisches Material mit einem hohen k beinhaltet, das eine Dielektrizitätskonstante von etwa 3,9 oder höher aufweist. Insbesondere kann die konforme Schicht 202 aus einem Gate-Dielektrikum-Material Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, Bornitrid, Materialien mit einem hohen k oder irgendeine Kombination dieser Materialien beinhalten. Beispiele für Materialien mit einem hohen k beinhalten Metalloxide, wie beispielsweise Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxynitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliciumoxid, Zirkoniumsiliciumoxynitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid sowie Bleizinkniobat, sind jedoch nicht beschränkt auf diese. Das Gate-Dielektrikum-Material mit einem hohen k kann des Weiteren Dotierstoffe beinhalten, wie beispielsweise Lanthan, Aluminium. Bei einer Ausführungsform der Erfindung wird die konforme Schicht aus einem Gate-Dielektrikum-Material mit einer Dicke in einem Bereich von etwa 0,5 nm bis etwa 2,5 nm gebildet, wobei die Dicke in Abhängigkeit von der Zielanwendung variiert. Das dielektrische Material, das die Gate-Dielektrikum-Schichten 202 bildet, wird unter Verwendung bekannter Verfahren abgeschieden, wie beispielsweise ALD, so dass eine hohe Konformität des Gate-Dielektrikum-Materials ermöglicht wird.
  • Die Gate-Elektrodenschichten 204 werden mit irgendeinem geeigneten leitfähigen Material gebildet, das zum Beispiel beinhaltet: dotiertes polykristallines oder amorphes Silicium, Germanium, Siliciumgermanium, ein Metall (z.B. Wolfram, Titan, Tantal, Ruthenium, Zirconium, Cobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold), ein leitendes metallisches Verbundmaterial (z.B. Tantalnitrid, Titannitrid, Tantalcarbid, Titancarbid, Titanaluminiumcarbid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Cobaltsilicid, Nickelsilicid), Kohlenstoff-Nanoröhren, leitfähigen Kohlenstoff, Graphen oder irgendeine geeignete Kombination derartiger leitfähiger Materialien. Die Schicht aus einem leitfähigen Material weist ferner Dotierstoffe auf, die während oder nach der Abscheidung eingebracht werden. Die Schicht aus einem leitfähigen Material wird unter Verwendung eines geeigneten Abscheidungsprozesses abgeschieden, zum Beispiel von CVD, PECVD, PVD, Plattieren, thermischer Verdampfung oder Elektronenstrahlverdampfung, Sputtern etc.
  • Bei einer weiteren Ausführungsform kann eine dünne konforme Schicht aus einem Austrittsarbeits-Metall (WFM) über der konformen Schicht 202 aus einem Gate-Dielektrikum-Material vor einer Abscheidung der Schicht 204 aus einem leitfähigen Material abgeschieden werden. Die dünne konforme WFM-Schicht kann aus einer oder mehreren Art(en) von metallischen Materialien gebildet werden, die beinhalten, jedoch nicht beschränkt sind auf: TiN, TaN, TiAIC, Zr, W, Hf, Ti, AI, Ru, Pa, TiAl, ZrAI, WAI, TaAl, HfAI, TiAIC, TaC, TiC, TaMgC oder andere Austrittsarbeits-Metalle oder -Legierungen, die üblicherweise verwendet werden, um Soll-Austrittsarbeiten zu erhalten, die für den Typ (z.B. den n-Typ oder den p-Typ) von vertikalen FET-Einheiten geeignet sind, die zu bilden sind. Die konforme WFM-Schicht wird unter Verwendung bekannter Verfahren abgeschieden, wie beispielsweise ALD, CVD etc. Bei einer Ausführungsform wird die konforme WFM-Schicht mit einer Dicke in einem Bereich von etwa 2 nm bis etwa 5 nm gebildet. Bei einer weiteren Ausführungsform kann das leitfähige Material, das die Gate-Elektrodenschichten 204 bildet, als eine WFM-Schicht dienen.
  • Auf die Bildung der metallischen Gate-Strukturen 200 folgend kann irgendeine geeignete Abfolge von Prozessschritten durchgeführt werden, um die Herstellung von FinFET-Einheiten vom n-Typ und/oder p-Typ sowie weiterer Elemente einer integrierten Halbleiterschaltung zu beenden, die als Teil der FEOL-Schicht hergestellt werden, wobei die Details derselben für ein Verständnis der Ausführungsformen der Erfindung nicht notwendig sind. Darüber hinaus wird ein MOL(Middle-Of-The-Line)-Prozess durchgeführt, um leitfähige Durchkontakte in der ILD-Schicht 190 (und einer oder mehreren anderen Schicht(en) aus einem isolierenden Material, die über der ILD-Schicht 190 ausgebildet sein kann oder können) zu bilden. Die Durchkontakte werden gebildet, indem Öffnungen in die ILD-Schicht 190 (und irgendeine darüberliegende isolierende Schicht) bis zu den Source-/Drain-Schichten 180, die auf den S/D-Bereichen der vertikalen Halbleiter-Fins 130 ausgebildet sind, und bis zu den Metall-Gate-Strukturen 200 geätzt werden und die Öffnungen dann mit einem leitfähigen Material gefüllt werden, um die Kontakte der Einheit in der ILD-Schicht 190 zu bilden. Auf die Bildung der MOL-Kontakte der Einheit folgend wird unter Verwendung allgemein bekannter Herstellungsprozessabläufe eine BEOL(Back-End-Of-Line)-Verbindungsstruktur gebildet, um Verbindungen zwischen den FinFET-Einheiten und anderen aktiven oder passiven Einheiten bereitzustellen, die als Teil der FEOL-Schicht ausgebildet sind.
  • Es versteht sich, dass die hier erörterten Verfahren zur Herstellung von FinFET-Einheiten mit mehrschichtigen Gate-Strukturen als Teil verschiedener Halbleiter-Prozessabläufe zur Herstellung anderer Arten von Halbleitereinheiten und integrierten Schaltungen mit verschiedenen analogen und digitalen Schaltungsaufbauten oder einem Mischsignal-Schaltungsaufbau integriert werden können. Die Einzelchips mit integrierten Schaltungen können mit verschiedenen Einheiten hergestellt werden, wie beispielsweise Feldeffekttransistoren, Bipolartransistoren, Metall-Oxid-Halbleiter-Transistoren, Dioden, Kondensatoren, Induktoren etc. Eine integrierte Schaltung gemäß der vorliegenden Erfindung kann bei Anwendungen, Hardware und/oder elektronischen Systemen eingesetzt werden. Eine geeignete Hardware und geeignete Systeme für eine Ausführung der Erfindung können beinhalten, sind jedoch nicht beschränkt auf: Personalcomputer, Kommunikationsnetzwerke, Systeme für den elektronischen Handel, tragbare Kommunikationseinheiten (z.B. Mobiltelephone), Speichereinheiten mit Solid-State-Datenträgern, funktionelle Schaltungsaufbauten etc. Systeme und Hardware, die derartige integrierte Schaltungen enthalten, werden als Teil der hier beschriebenen Ausführungsformen betrachtet. Mit der Voraussetzung der Lehren der Erfindung, die hier bereitgestellt sind, ist ein Fachmann in der Lage, weitere Ausführungen und Anwendungen der Techniken der Erfindung ins Auge zu fassen.
  • Wenngleich hier exemplarische Ausführungsformen unter Bezugnahme auf die beigefügten Figuren beschrieben wurden, versteht es sich, dass die Erfindung nicht auf diese bestimmten Ausführungsformen beschränkt ist und dass verschiedene weitere Änderungen und Modifikationen von einem Fachmann durchgeführt werden können, ohne von dem Umfang der beigefügten Ansprüche abzuweichen.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitereinheit, das aufweist: Bilden einer Dummy-Gate-Struktur über einem Bereich eines vertikalen Halbleiter-Fin einer FinFET(Feldeffekttransistor)-Einheit; und Bilden eines mehrschichtigen Gate-Abstandshalters auf der Dummy-Gate-Struktur; wobei der mehrschichtige Gate-Abstandshalter eine erste dielektrische Schicht und eine zweite dielektrische Schicht aufweist; und wobei die erste dielektrische Schicht eine Ätzselektivität in Bezug auf den vertikalen Halbleiter-Fin und die zweite dielektrische Schicht aufweist.
  2. Verfahren nach Anspruch 1, wobei die erste dielektrische Schicht Siliciumoxycarbonitrid (SiOCN) aufweist.
  3. Verfahren nach Anspruch 2, wobei die erste dielektrische Schicht eine Dicke in einem Bereich von etwa 2 nm bis etwa 5 nm aufweist.
  4. Verfahren nach Anspruch 2, wobei die zweite dielektrische Schicht Siliciumborkohlenstoffnitrid (SiBCN) aufweist.
  5. Verfahren nach Anspruch 4, wobei die zweite dielektrische Schicht eine Dicke in einem Bereich von etwa 5 nm bis etwa 20 nm aufweist.
  6. Verfahren nach Anspruch 1, wobei das Bilden des mehrschichtigen Gate-Abstandshalters auf der Dummy-Gate-Struktur aufweist: Abscheiden einer ersten konformen Schicht aus einem dielektrischen Material über der Dummy-Gate-Struktur und dem vertikalen Halbleiter-Fin; Abscheiden einer zweiten konformen Schicht aus einem dielektrischen Material über der ersten konformen Schicht aus einem dielektrischen Material; Ätzen der zweiten konformen Schicht aus einem dielektrischen Material selektiv in Bezug auf die erste konforme Schicht aus einem dielektrischen Material, um die zweite dielektrische Schicht des mehrschichtigen Gate-Abstandshalters zu bilden; und Ätzen freiliegender Bereiche der ersten konformen Schicht aus einem dielektrischen Material selektiv in Bezug auf den vertikalen Halbleiter-Fin und die zweite dielektrische Schicht des mehrschichtigen Gate-Abstandshalters, um die erste dielektrische Schicht des mehrschichtigen Gate-Abstandshalters zu bilden und Source-/Drain-Bereiche des vertikalen Halbleiter-Fin freizulegen.
  7. Verfahren nach Anspruch 6, wobei die erste konforme Schicht des dielektrischen Material Siliciumoxycarbonitrid (SiOCN) aufweist.
  8. Verfahren nach Anspruch 7, wobei die erste konforme Schicht des dielektrischen Material mit einer Dicke in einem Bereich von etwa 2 nm bis etwa 5 nm gebildet wird.
  9. Verfahren nach Anspruch 6, wobei die zweite konforme Schicht des dielektrischen Material Siliciumborkohlenstoffnitrid (SiBCN) aufweist.
  10. Verfahren nach Anspruch 9, wobei die zweite konforme Schicht des dielektrischen Material mit einer Dicke in einem Bereich von etwa 5 nm bis etwa 20 nm gebildet wird.
  11. Verfahren nach Anspruch 6, das des Weiteren ein epitaxiales Aufwachsen einer Schicht aus einem epitaxialen Halbleitermaterial auf den freiliegenden Source-/Drain-Bereichen des vertikalen Halbleiter-Fin aufweist.
  12. Verfahren nach Anspruch 11, das des Weiteren ein Entfernen der Dummy-Gate-Struktur und ein Bilden einer metallischen Gate-Struktur anstelle der Dummy-Gate-Struktur aufweist.
  13. Verfahren nach Anspruch 12, wobei die metallische Gate-Struktur eine Metall-Gate-Struktur mit einem hohen k aufweist.
  14. Halbleitereinheit, die aufweist: eine Gate-Struktur, die über einem Bereich eines vertikalen Halbleiter-Fin einer FinFET(Feldeffekttransistor)-Einheit ausgebildet ist; und einen mehrschichtigen Gate-Abstandshalter, der auf Seitenwänden der Gate-Struktur ausgebildet ist; wobei der mehrschichtige Gate-Abstandshalter eine erste dielektrische Schicht und eine zweite dielektrische Schicht aufweist; und wobei die erste dielektrische Schicht eine Ätzselektivität in Bezug auf den vertikalen Halbleiter-Fin und die zweite dielektrische Schicht aufweist.
  15. Halbleitereinheit nach Anspruch 14, wobei die erste dielektrische Schicht Siliciumoxycarbonitrid (SiOCN) aufweist.
  16. Halbleitereinheit nach Anspruch 15, wobei die erste dielektrische Schicht eine Dicke in einem Bereich von etwa 2 nm bis etwa 5 nm aufweist.
  17. Halbleitereinheit nach Anspruch 14, wobei die zweite dielektrische Schicht Siliciumborkohlenstoffnitrid (SiBCN) aufweist.
  18. Halbleitereinheit nach Anspruch 17, wobei die zweite dielektrische Schicht eine Dicke in einem Bereich von etwa 5 nm bis etwa 20 nm aufweist.
  19. Halbleitereinheit nach Anspruch 18, die des Weiteren ein epitaxiales Halbleitermaterial aufweist, das auf Source-/Drain-Bereichen des vertikalen Halbleiter-Fin benachbart zu der metallischen Gate-Struktur ausgebildet ist.
  20. Halbleitereinheit nach Anspruch 14, wobei die Gate-Struktur eine Metall-Gate-Struktur mit einem hohen k aufweist.
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